新型高k材料叠栅MIS结构实现和电特性研究

摘要

当集成电路发展到45nm工艺节点以下时，传统的SiO2作为栅氧化层介质会导致电子的直接隧穿效应以及栅介质层所承受的电场变大，由此引起的栅介质的泄漏电流增大和可靠性下降等问题，严重的阻碍了MOS器件的进一步发展。克服这些问题的有效方法之一是采用高介电常数的栅介质取代传统的SiO2。本文详细探讨了新型高κ栅介质叠栅结构的ALD生长特点和其MIS结构的电学特性。
　　 本文首先用改变高κ薄膜的ALD生长工艺参数的方法来研究不同的参数对ALD薄膜生长的影响。通过实验分析了ALD循环数与薄膜厚度以及生长速率的关系，不同的Pulse Time和Purge Time对薄膜生长速率的影响，薄膜的生长温度与薄膜厚度、电容值和κ值的关系，并且指出了获得最高和最稳定κ值的薄膜生长温度区间，提出了比较合理的高κ材料的ALD工艺制备条件和各项工艺参数的具体数值。详细讨论了薄膜中各种缺陷电荷对薄膜电特性的影响，研究了界面态和固定缺陷电荷对薄膜C-V特性的影响，指出了界面态和固定缺陷电荷产生的原因以及消除的方法。根据Terman假设给出了具体计算固定氧化层缺陷电荷密度的方法。研究了不同的退火温度对薄膜中缺陷电荷和薄膜自身的结晶度的影响。最后对栅介质薄膜的漏电特性进行了分析，通过栅电压和漏电流的关系与各种漏电机理的对比分析出高κ薄膜的漏电的主要机制。