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摘要
第一章 绪论
1.1 课题研究背景
1.1.1 网络处理器的发展现状
1.1.2 40纳米工艺的优势及其设计难点
1.2 课题研究内容
第二章 多核多线程网络处理器的整体结构
2.1 XDNP网络处理器的架构
2.1.1 类ARM核
2.1.2 数据包处理器微引擎(ME)
2.1.3 FBI单元
2.1.4 SRAM控制器
2.1.5 SDRAM控制器
2.2 SRAM与SDRAM的在数据转发过程的协作
2.2.1 XDNP网络处理器数据流通路
2.2.2 多核共享存储与邮箱
2.2.3 基于链表的分层数据存储结构
2.3 本章小节
第三章 SRAM、SDRAM控制器的设计与逻辑综合
3.1 SRAM控制器设计的关键技术
3.1.1 推拉(Push/Pop)寄存器实现缓存的分配
3.1.2 Lock CAM实现线程间的互斥
3.1.3 SRAM控制器单元的仲裁
3.1.4 SRAM控制器仲裁状态机的设计
3.2 SDRAM控制器设计的关键技术
3.2.1 SDRAM控制器状态机的设计
3.2.1 SDRAM初始化状态机设计
3.2.2 SDRAM控制器的自动刷新
3.2.3 读/写操作状态机的设计
3.2.4 SDRAM控制器的仲裁器设计
3.3 存储单元控制器的逻辑综合
3.3.1 控制器的逻辑综合
3.3.2 综合结果分析
3.4 形式验证、Spyglass与ZIC检查
3.4.1 形式验证
3.4.2 Spyglass检查
3.4.3 ZIC检查
3.5 本章小结
第四章 XDNP存储单元控制器的物理实现
4.1 布图规化(floorplan)
4.2 电源规化(power)
4.2.1 减小串扰、噪声设计与防闩锁效应设计
4.2.2 电源网络构建
4.3 标准单元布局(place)
4.3.1 布局前网表潜在问题修复
4.3.2 布局前的优化设置
4.3.3 自动布局优化
4.3.4 手动诱导布局优化
4.3.5 布局优化过程中解决的问题
4.4 时钟树综合(CTS)
4.4.1 优化时钟树综合设置
4.4.2 H-Clock时钟树
4.4.3 时钟树综合结果分析
4.5 布线(route)
4.5.1 时钟树网络布线
4.5.2 数据信号布线
4.5.3 布线优化
4.6 本章小结
第五章 静态时序分析、可制造性设计与验证
5.1 布线后参数提取
5.2 静态时序分析
5.2.1 时序约束文件的修改
5.2.2 时序违规的修复方法
5.3 可制造性设计
5.3.1 去除短路、开路危险与通孔优化
5.3.2 修复天线效应违规
5.3.3 信号完整性与平衡版图密度设计
5.4 形式验证与Spyglass检查
5.4.1 形式验证
5.4.2 Spyglass检查
5.5 物理验证(DRC与LVS)
5.5.1 设计规则检查(DRC)
5.5.2 版图与电路图的核对检查(LVS)
5.6 动态验证
5.7 本章小结
第六章 结束语
6.1 论文总结
6.2 技术展望
致谢
参考文献
研究成果