百万门级FPGA互连线资源的覆盖测试

摘要

近年来，国产可编程逻辑器件发展迅速，数百万门级别的FPGA已实现量产。随着可编程器件功能的不断增强，导致FPGA内部的布线资源变得越来越多，互连线分布网络越来越复杂，而针对互连线的覆盖测试也变得越来越困难。目前，国内对可编程互连线的研究已取得突破性进展，测试开关矩阵可编程节点的技术日渐成熟，而针对互连线完整性的测试还没有制定专用的方案。虽然应用测试可编程节点的方法可以间接的实现对互连线完整性的鉴定，但是，每一种互连线的测试需要配置FPGA高达三十几次，所有互连线的完整性测试将要配置芯片近百次。显然，将这种测试方式应用于芯片生产并不合适。在FPGA生产过程中，切实需要测试互连线完整性的专用方案。
　　论文以Xilinx公司的Virtex II系列FPGA为研究对象，提出一种配置次数少，互连线覆盖率高的布线方案。文中介绍了FPGA中的可编程资源，给出了芯片内部互连线结构的简要分析，并根据互连线的分布位置差异，给出了不同的测试向量设计方法。
　　对于分布在开关矩阵之间的互连线，测试向量采用的是XDL（Xilinx Design Language）设计方式。对开关互连线进行分解后，建立对应的连接模型，利用图论和流算法对所建立的互连线模型展开覆盖路径搜索，在路径搜索结束之后，采用XDL语言编译布线路径，将文本信息转化成为测试图案，合并路径，优化布局，实现测试。
　　对于分布在开关矩阵和Slice之间的互连线，测试向量采用的是宏单元设计方式。将所测连线串行转接，设计成宏单元，采用Verilog语言将宏单元进行代码封装和模块调用，建立对宏单元的位置约束，实现所有Slice的覆盖，最后执行布局布线后仿真，生成测试向量。具有相同分布规则的互连线的测试向量可以使用相同的方式进行设计，进而可以完成FPGA所有互连线的测试向量的生成。
　　论文的最后，根据仿真和实际测试的结果对整体的测试方案做了评估，并提出了进一步的改进思路。本文所述的设计面向实际工程，属于FPGA互连线完整性鉴定的专用方案，应用在芯片生产测试中快速高效，5次配置实现FPGA所有互连线测试，此方案可参数化可移植，通过测试的FPGA具有较高的布线可靠性。

目录

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插图索引

符号对照表

缩略语对照表

第一章 绪论

1.1 研究背景

1.2国内外研究对比

1.3论文涉及工作及意义

第二章 VirtexII系列FPGA的资源结构

2.1 Virtex II的互连资源

2.2 可编程输入/输出单元（IOB）

2.3 可配置逻辑模块（CLB）

2.4 数字时钟管理模块（DCM）和嵌入式模BRAM（BRAM）

2.5底层内嵌功能单元和专用硬核

2.6 小结

第三章 图论与测试路径

3.1图的定义

3.2 图的连通性

3.3 网络流

3.4 待测试连线组合方式

3.5互连线仿真模型的建立

3.6矩阵连线的最大流算法处理

3.7小结

第四章 互连线覆盖的实现

4.1 XDL介绍

4.2布线图案的设计

4.3 图案的优化和位流的生成

4.4 宏单元的设计

4.5 快速互连线的覆盖实现

4.6小结

第五章 测试结果及分析

5.1仿真结果和板级测试

5.2整体方案评估

5.3 互连线覆盖测试方法的拓展

5.4新的设计思路

第六章 结语

参考文献

致谢

作者简介

1. 基本情况

2. 教育背景

3. 攻读硕士学位期间的研究成果

附录A XDL示例代码

附录B XDL二线单行单向覆盖源代码