低密度奇偶校验码译码算法研究及实现

摘要

低密度奇偶校验码是由Gallager于1962年首先提出的一种纠错码，在沉寂了多年之后，最近又重新成为通信技术研究的热点。LDPC码的主要思想是用低密度校验矩阵表示分组码，以便降低分组码编译码的复杂性，并且可使用迭代译码算法，从而使得码长的限制放宽，因此可以使用长码来逼近Shannon信道容量。由于其优秀的编码性能和可并行处理的译码方法，目前在多种通信系统中被采用。本论文主要对LDPC码的译码算法和硬件实现进行了研究。 本文研究了在高斯白噪声信道下，LDPC码的几种主要迭代译码算法。在译码算法方面，Gallager曾提出了两种LDPC码的迭代译码算法：硬判决和软判决算法。后者虽然有较好的性能，但是复杂度太高。后来出现的置信传播(BP)算法，可以认为是二者的折中。但BP算法的复杂度还是太高，不利于硬件实现，于是在译码损失尽可能小的前提下，又出现了一系列简化的算法。可以说目前LDPC的译码算法正处于不断的发展中，对于LDPC译码算法的研究主要集中在如何在性能和实现复杂度方面取得最佳的平衡点。 本文详细介绍了BF算法、WBF算法、BP算法、最小和算法以及归一化的最小和算法等，并对其进行了实现复杂度、误码率、译码性能等各方面的分析。随后在最小和算法的基础上对其校验节点的更新方程进行了改进，使其可以在译码性能降低不大的情况下大大降低了硬件实现的复杂度。 最后，论文讨论了LDPC码译码器的硬件实现，分析了三种主要的硬件实现结构：全并行结构，串行结构以及部分并行结构。由于LDPC码的一个主要优势在于其译码实现简单，可以采取并行的译码结构，所以本文的译码器设计采用全并行结构，并采用了归一化的最小和算法，完成了码长为1008，码率为1/2的正则LDPC码译码器。译码器全部设计采用VHDL语言描述，用Altera公司的Stratix系列FPGA芯片EP1S80实现，在Quartus 6.0平台上完成了仿真。仿真结果表明，译码器最大时钟频率为120MHz，当最大迭代次数为10次时，译码速率达到60Mbps。

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摘要

第一章绪论

1.1数字通信系统中的差错控制技术

1.2 LDPC码的发展及研究现状

1.3研究LDPC码的意义

1.4本文的主要内容

第二章LDPC码的基本原理

2.1 LDPC码的定义

2.2校验矩阵的构造

2.3本章小结

第三章LDPC码的译码算法

3.1硬判决算法

3.2 BP译码算法

3.3最小和译码算法

3.4几种译码算法性能比较

3.5对最小和算法的改进

3.6本章小结

第四章LDPC码译码器的FPGA实现

4.1 LDPC译码器的硬件结构

4.2位串行方法

4.3 LDPC码译码器的设计与实现

4.4本章小结

第五章总结及展望

参考文献

致谢

攻读硕士研究生期间发表的论文