基于DVB-S标准的射频调制器设计与FPGA实现

摘要

本文在研究数字电视卫星广播标准的基础上，根据DVB-S(ETS300421)标准要求，参阅了大量的文献，综合考虑DVB-S调制器的算法、速度、资源、功耗等因素，提出了一种不需要专门芯片就可实现数字上变频的QPSK射频调制方案一AD9739方案。设计确定了所需的FPGA芯片，重点解决了DVB-S调制器中可变符号率问题。设计内容包括：信道编码、星图映射、射频调制（基带成形、半带插值、CIC插值、多相滤波器、多相数字频率合成器、OSERDES模块）、AD9739配置模块、ADF4350配置模块。
　　 为了给系统提供稳定的时钟，系统时钟设计采用ADF4350与ADCLK914相结合的方式，减小了时钟抖动。其中ADF4350外围滤波器的设计采用ADIsimPLL软件设计，确保了时钟的稳定性。
　　 为降低设计的难度及编码的复杂度，对随机化、卷积交织模块采用了新的实现方式。为实现不同速率的编码调制，对卷积收缩编码采用动态重配置DCM设计。
　　 针对设计和模块代码的验证，本文采用了Modelsim仿真、Chip Scope验证及Matlab验证三者相结合的方式，通过多种方式验证进一步保证了设计代码的准确性；对AD9739射频调试方案进行了板级调试，充分利用Xilinx公司的调试软件Chip Scope，通过抓取数据并对其进行频谱分析，从而验证了系统的正确性。
　　 系统联合调制时用的是XtremeDSP开发板4VSX35，调制输出性能指标用TVExplorerⅡ+仪器进行测试。

目录

文摘

英文文摘

CONTENTS

符号说明

第一章 绪论

1.1 数字电视的国际标准

1.1.1 ISDB标准

1.1.2 ATSC标准

1.1.3 DVB标准

1.2 中国数字电视标准的发展

1.3 课题研究背景、意义

1.4 作者的工作及论文结构

第二章 DVB-S调制器核心技术探讨及器件选型

2.1 可变符号率的设计

2.2 射频调制的实现

2.3 FPGA设计流程

2.4 器件的选型及设计所需的工具

2.4.1 器件的选型

2.4.2 EDA开发工具

2.5 本章小节

第三章 DVB-S标准信道编码及基带成形原理

3.1 随机化

3.2 RS编码

3.3 卷积交织

3.4 卷积收缩编码

3.4.1 基本卷积码

3.4.2 卷积收缩码

3.5 星座映射

3.6 基带成形

3.7 本章小结

第四章 信道编码的FPGA实现及仿真

4.1 随机化

4.1.1 随机化模块FPGA实现的新方法

4.1.2 随机化仿真波形

4.2 RS编码

4.2.1 RS编码的FPGA实现

4.2.2 Modelsim仿真、ChipScope验证及Matlab验证

4.3 卷积交织

4.3.1 卷积交织实现的新方案

4.3.2 卷积交织仿真波形

4.4 卷积收缩编码

4.4.1 动态重配置DCM

4.4.2 卷积收缩编码的Modelsim仿真

4.5 本章小结

第五章 射频调制的FPGA实现

5.1 AD9739方案

5.1.1 奈奎斯特滤波器

5.1.2 半带滤波

5.1.3 CIC插值滤波

5.1.4 多相滤波器

5.1.5 多相直接数字频率合成器

5.1.6 输出并串转换器OSERDES

5.1.7 AD9739配置模块

5.1.8 FPGA与AD9739的接口设计

5.2 AD9739方案各模块仿真

5.2.1 中频处理模块仿真

5.2.2 多相滤波器仿真

5.2.3 多相数字频率合成器仿真

5.2.4 射频调制输出

5.3 本章小结

第六章 系统时钟生成及系统联合测试

6.1 ADF4350时钟芯片设计

6.1.1 ADF4350的在线配置

6.1.2 ADF4350应用中的注意事项

6.2 系统资源统计

6.3 系统的联合测试

6.4 本章小结

第七章 总结与展望

7.1 本文结总

7.2 展望

附录一 随机数序列

附录二 伽勒华域乘法器的VerilogHDL源代码

附录三 卷积交织中双口RAM的地址

参考文献

致谢

作者工硕期间取得的研究成果

学位论文评阅及答辩情况表