数字集成电路功能验证中的变异测试方法研究

摘要

随着集成电路设计的规模越来越大，设计验证的重要性越来越突出。由于具有良好的可扩展性，模拟验证一直是功能验证的主要手段。然而随着设计复杂性的持续增长，模拟验证的不完备性日益突出，这使得提出更准确、更有意义的验证质量评估方法，提高模拟验证的效率成为一个亟待解决的问题。
　　 在模拟验证质量评估方面，目前的研究主要集中在覆盖率评估。覆盖率一方面能够作为量化功能验证完全性的尺度，另一方面可以发现验证不充分的地方，指导后续的激励生成。业界常用的一些覆盖评估方法有语句覆盖、条件覆盖、翻转覆盖、路径覆盖等，然而，这些覆盖评估方法或者是评估意义太简单，或者常常是计算上不可行，不能完全满足设计验证的需要。
　　 起源于软件测试的变异测试是一种基于故障的测试方法。变异测试通过修改源程序引入程序的错误版本，这些错误版本称为变异体，将测试用例运行在变异体上，如果输出结果与源程序的输出结果不同，则认为该测试用例杀死了这个变异体，一般根据变异体被杀死的比率来评价测试用例的发现错误的能力，并且通过分析未被杀死的变异体来指导新的测试激励的生成。
　　 本文将软件变异测试与数字集成电路的功能验证相结合，研究变异测试方法在功能验证质量评估中的应用。首先，在软件变异测试的基础上，针对VerilogHDL描述的寄存器传输级电路，提出一种运用于数字集成电路功能验证的变异测试方法。然后，基于前述变异测试方法，通过调研商用模拟器的Verilog编程接口，在Linux系统上实现了一个硬件变异测试系统原型工具。最后，结合工程实践中的一个Verilog HDL设计，进一步验证该方法的正确性，以及系统应用于评判功能验证质量的可用性。