QC-LDPC译码器的FPGA实现及其在网络编码系统中的应用

摘要

自从上个世纪90年代起,LDPC码因为它具备逼近香农极限的纠错能力而重新进入人们的视野,它适合用于快速译码,它的校验矩阵具有稀疏特性,已经被广泛应用了各种著名的通信标准系统中。而LDPC码的硬件实现方法的研究也随之进入热潮。早期,人们选用串行结构和全并行结构,但是这两种结构有着较为明显的结构弊端。继而QC-LDPC码的提出使人们发现了部分并行结构,该结构充分利用了QC-LDPC码的准循环特性,使译码速度与硬件资源消耗保持平衡,这让QC-LDPC码在硬件的实现与推广中的地位显得尤为重要。
　　本文的研究工作主要包括如下几个方面:
　　1、为了更好地理解LDPC码,简单介绍了线性分组码和香农编码定理,并对线性分组码的性能影响因子做了简单的仿真对比;在充分理解LDPC码基本概念的基础上介绍了两种常用的LDPC码的编码方法,然后引出具有循环结构QC-LDPC码,分析了短环对其性能的影响,进而重点研究了基于子矩阵移位算法的大围数QC-LDPC码的构造方法。
　　2、研究了LDPC码的几种软判决译码方法并对其译码性能和复杂度进行了对比分析和软件仿真,最后选择归一化最小和算法作为最终硬件实现的译码算法,结合修正因子对性能的影响以及硬件实现的复杂度,确定修正因子为=0.75,运算数据采用6bit量化。
　　3、研究了协作通信系统的结构特点,介绍了三种常用的协作机制;引出网络编码的相关概念,然后在网络编码的理论基础上介绍了两种网络编码与协作通信相结合的系统;重点阐述了基于LDPC码的网络编码协作通信系统,从编码设计到基于联合Tanner图的最小和迭代译码,最后做了相关的性能仿真分析。
　　4、分析了LDPC码译码器的整体结构以及各个子模块所实现的功能,使用verilog硬件描述语言完成了译码器的设计。使用QuartusⅡ软件对Altera公司的EP4SGX230KF40C4ES芯片实现了译码器的布局布线及综合优化。用ModelSim软件对译码器设计进行硬件时序仿真测试。在译码器的工作时钟频率设定为86MHz,5次迭代情况下,数据吞吐率能达到88.93Mbps。

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图表清单

缩略词

第一章 绪论

1.1通信系统的基本模型及信道编码技术

1.2 LDPC码的发展状况以及研究现状

1.3.LDPC码的硬件实现研究现状

1.4 论文的章节分布

第二章 LDPC码概述

2.1 线性分组码的基本概念

2.2 LDPC码的基本概念

2.3 LDPC码的编码算法介绍

2.4 QC-LDPC码的定义

2.5 QC-LDPC码的校验矩阵构造

2.6 QC-LDPC码校验矩阵构造举例

2.7 QC-LDPC码的性能仿真分析

2.8 本章小结

第三章 LDPC码的译码技术

3.1 概率域上的BP算法

3.2对数域上的BP算法

3.3 最小和算法

3.4 改进的最小和算法

3.5 TDMP译码机制

3.6 译码性能仿真分析

3.7 本章小结

第四章 基于LDPC码的网络编码协作通信系统

4.1.协作通信的基本原理

4.2 网络编码理论

4.3 网络编码与协作通信相结合

4.4 基于LDPC码的网络编码协作通信系统

4.5基于等效Tanner图的联合迭代译码

4.6 仿真结果性能分析

4.7 本章小结

第五章 QC-LDPC码译码器的FPGA设计

5.1 FPGA的开发平台及设计流程

5.2 LDPC码的译码器结构

5.3 译码器的整体结构设计

5.4 译码器各个子模块的具体设计

5.5 本章小结

第六章 QC-LDPC码的译码器仿真测试及性能分析

6.1 译码器资源消耗分析

6.2 译码器仿真测试

6.3 译码性能分析

6.4 本章小结

结论

参考文献

致谢

在学期间的研究成果及发表的学术论文