基于复合域运算的AES密码电路优化设计方法研究

摘要

信息安全的核心是密码技术，高级加密标准（Adavanced Encryption Standard,AES）作为最新的分组密码算法，已被广泛应用于信息安全的各个领域，包括无线传感网和射频识别技术（Radio Frequency Identification,RFID）等资源受限场合。然而如何在这种低成本、低功耗、资源受限的硬件平台上实现AES密码算法，给电路设计带来新的挑战。论文针对资源受限的应用领域，研究基于复合域运算的AES密码电路优化设计方法，降低加密电路面积和延时。在AES密码电路的算法级，重点解决了公共项消除（Common Subexpression Elimination, CSE）算法优化过程中的延时控制、最优 GF((24)2)域乘法逆结构、GF(((22)2)2)乘法逆运算单元之间的公共项（Common Subexpressions,CSs）消除等关键问题，在结构级研究了基于复合域的S盒与行移位、列混合之间的运算合并方法，在系统级研究了面向ZigBee节点芯片的AES-CCM*协处理器实现方法。论文主要工作与创新点如下。
　　基于最短路径二叉树结构理论，研究了CSE优化过程中的延时控制方法，解决了CSE算法在优化过程中容易造成延时增加问题。首先根据最短路径二叉树构造理论，从数学形式证明消除CSs会增加路径长度，并得出一个保持最短路径不变的充分非必要条件。根据这个充分非必要条件，提出了最短路径CSE（Shortest Path CSE，SPCSE）算法，在CSs消除过程中保持各个输出信号的路径长度不变。在SPCSE基础上，提出了基于最短路径二叉树构造理论的延时敏感CSE（Delay Aware CSE,DACSE）算法，DACSE算法能够在给定延时约束条件下对CSs消除，不仅扩大了CSs选择范围，提高了面积优化效率，还能够给出从最小电路面积到最小关键路径延时之间更广泛的面积—延时折衷设计。
　　针对目前GF((24)2)域 S盒结构单一，电路实现面积和延时都较大的问题，全面分析了GF((24)2)域乘法逆结构，提出了一种短延时GF((24)2)域S盒电路，降低了电路延时。分析了GF(24)域乘法逆和GF(24)乘法器的电路特点，提出了基于AND-XOR阵列结构的GF(24)域乘法逆单元和乘法器单元，减少了电路实现面积和延时。在此基础上，分析了不可约多项式和基对GF((24)2)乘法逆和映射矩阵硬件复杂度的影响，基于最优映射矩阵和最优乘法逆结构构造出短延时GF((24)2) S盒电路结构。
　　为消除GF(((22)2)2)乘法逆运算单元之间的冗余逻辑，提出了基于DACSE分组联合优化方法，减少了GF(((22)2)2) S盒电路实现的面积和延时。根据GF(((22)2)2)乘法逆结构特点，对乘法逆中的运算单元进行分组，推导出各个运算单元在GF((22)2)域上的逻辑表达式，采用DACSE对每个分组内的运算单元分别进行联合优化和单独优化。优化之后的GF(((22)2)2)S盒进一步减少了电路面积和延时。
　　研究了复合域S盒、行移位和列混合之间的运算合并方法，提出了基于运算合并的轮变换电路优化设计方法，以进一步减少AES电路实现的面积和延时。首先推导了列混合运算中乘常数的矩阵形式，根据轮变换公式将复合域S盒与行移位、列混合进行合并。基于DACSE算法，对合并矩阵进行联合优化。最后，基于分时复用方法实现了AES加/解密复用电路，相比于加密电路和解密电路的单独实现，AES加/解密复用电路减少了28.12％电路面积，与未采用任何优化技术的AES加/解密复用电路相比，基于运算合并和联合优化的AES加/解密复用电路减少了46.06%电路面积。
　　在AES密码电路优化设计基础上，提出了一个面向ZigBee节点芯片的基于单个AES处理单元的AES-CCM*协处理器架构。基于单个AES处理单元完成了ZigBee安全模式中的AES-CCM*运算和ZigBee密钥传输协议中的HMAC运算，有效减小了ZigBee系统中的资源开销。

目录

声明

缩略词

第一章 绪论

1.1 课题研究背景与意义

1.2 高级加密标准AES及工作模式简介

1.3 AES密码电路优化设计方法

1.4 基于复合域运算的AES密码电路优化设计方法

1.5 本文主要研究内容

1.6 本文章节安排

第二章 应用于复合域运算单元的DACSE算法

2.1 CSE算法中的延时控制以及相关研究工作

2.2 最短路径二叉树网络结构相关理论

2.3 CSE优化对XOR逻辑网络延时的影响

2.4 SPCSE算法

2.5 DACSE算法

2.6 算法优化效率分析

2.7 本章小结

第三章 GF((24)2)域短延时S盒优化设计方法

3.1 S盒运算的复合域映射及相关研究工作

3.2 GF((24)2)域乘法逆结构优化设计

3.3 GF(24)域运算单元优化设计

3.4 映射矩阵优化设计方法

3.5 GF((24)2)域S盒硬件复杂度分析

3.6 本章小结

第四章 基于分组联合优化的GF(((22)2)2)域S盒优化设计方法

4.1 复合域S盒中的CSE优化及相关研究工作

4.2 GF((22)2)域运算单元的逻辑表达式

4.3 GF(((22)2)2)域乘法逆中的分组优化机制

4.4 基于GF(((22)2)2)域S盒硬件复杂度分析

4.5 GF(((22)2)2)域S盒的电路实现

4.6 本章小结

第五章 基于运算合并的AES密码电路优化设计方法

5.1 轮变换电路中的运算合并技术及相关研究工作

5.2 基于合并运算单元的循环结构AES密码电路设计

5.3 AES加密电路优化设计方法

5.4 AES解密电路优化设计方法

5.5 AES加/解密复用电路优化设计方法

5.6 本章小结

第六章 面向ZigBee节点芯片的AES-CCM*协处理器设计

6.1 AES-CCM*安全模式和MMO HASH函数

6.2 AES-CCM*协处理器总体架构设计

6.3 AES-CCM*运算处理的操作模式

6.4 AES-CCM*协处理器仿真验证

6.5 AES-CCM*协处理器的ASIC实现

6.6 本章小结

第七章 总结与展望

7.1 论文总结

7.2 进一步的工作

参考文献

致谢

攻读博士学位期间发表（录用）论文情况

附录A SIMC 0.18μm工艺库中相关逻辑门单元参数