AES算法的FPGA设计与实现

摘要

Rijndael算法作为新一代高级加密标准(AES),已在世界各国的信息安全领域得到了广泛的应用。关于AES算法实现的研究已成为当今的一个研究热点。用FPGA能快速、灵活地实现AES算法,并且能缩短开发周期。
　　 本文首先介绍了AES算法的数学基础、设计准则、整体结构、基本变换及加、解密的流程。接着,在分析比较了常用的AES加、解密系统的设计结构后,提出了采用外部流水线结构进行算法的高速并行设计,并给出了算法的总体设计框图。然后,对各个模块的设计予以了详细分析,其中包括输入输出模块采用并行的流水线结构,实现输入数据串并转换和输出数据并串转换;控制模块采用计数器和存储器生成各种控制和协调其他模块工作的信号;加、解密模块对轮函数进行了简化,采用查表法、异或运算及循环移位来优化设计。最后,对算法的整个设计进行了仿真和测试.并下载到FPGA上进行了验证。
　　 本文算法设计的特点是采用了并行的流水线方式,这种设计方法适合于电码本模式(ECB),支持数据分组为128比特,密钥长度为128比特、192比特及256比特三种模式下的AES算法的加、解密过程。