应用于多FPGA验证的分割软件的设计与实现

摘要

集成电路设计过程中，在芯片生产之前为其进行FPGA原型验证可以有效的降低芯片的生产风险。然而随着半导体制造工艺的改进，尤其大规模片上系统和多核设计出现之后，ASIC芯片的规模一般都会大于同时代最先进的FPGA。为了解决这个问题，通常会把芯片的内容分割到多个FPGA中组成多FPGA验证平台来进行验证。
　　 论文针对特定的硬件平台，设计并实现了一个能够对电路进行模块级分割的软件。论文工作主要包括，设计文本分析器对输入文件进行分析，论文概括了Verilog文件和综合报告文件的语法结构，设计了可以从输入的字符流中提取出具有特殊意义记号的词法分析器;基于提取出的记号，设计了可以根据输入文件的语法结构生成抽象语法树的语法分析器;对抽象语法树自底向上进行分析，生成了电路的网表并且计算出了功能模块间互连情况以及其在FPGA中的资源占用率;以资源占用率和FPGA间互连数目作为约束条件，使用F-M电路划分算法对电路进行了自动分割;使用Gtk+设计用户界面，支持手动分割。
　　 论文基于双片Stratix(Ⅳ)820EFPGA验证平台，成功对SEP6200平台的44个功能模块进行了电路分析，计算出了模块间的连接关系和每个模块的资源占用情况，实现了基于F-M算法的自动分割程序，将每块FPGA上的资源占用率控制在90％以内，同时使得FPGA间互连数目最小。论文将自动分割的结果同项目中实际应用的分割方法进行了对比，并对对比结果进行了分析。另外论文还实现了一个图形用户界面程序，可以通过鼠标点击对电路进行手动分割。

目录

声明

摘要

第一章 绪论

1．1 课题背景与意义

1．2 课题相关技术的发展

1．3 研究内容和设计指标

1．4 论文组织结构

第二章 分割软件相关知识介绍

2．1 分割软件的约束条件

2．1．1 FPGA间互连管脚数

2．1．2 FPGA的资源使用

2．2 文本分析器

2．2．1 词法分析器和Fle×

2．2．2 语法分析器和Bison

2．2．3 哈希函数生成器和哈希表

2．3 分割

2．3．1 分割算法介绍

2．3．2 管脚时分复用

2．4 图形界面设计

2．4．1 跨平台图形工具包

2．4．2 Glade界面设计工具

2．5 本章小结

第三章 分割软件的设计

3．1 论文的关键问题

3．1．1 模块信息获取

3．1．2 自动分割算法的选择

3．2 分割软件的两个阶段

3．2．1 预处理阶段

3．2．2 再处理的开始阶段

3．3 文本分析

3．3．1 综合报告的文本分析

3．3．2 Verilog的文本分析

3．4 电路分割

3．5 图形界面设计

3．6 本章小结

第四章 分割软件的实现

4．1 程序的输入

4．2 Verilog文件处理

4．2．1 Verilog处理流程

4．2．2 Verilog文本分析程序

4．3 生成网表

4．3．1 准备工作

4．3．2 生成网表

4．3．3 网表扩展

4．3．4 统计模块间连接

4．4 综合报告分析程序

4．5 自动分割程序

4．6 显示程序

4．7 本章小结

第五章 软件测试及结果

5．1 设计使用说明

5．2 文本分析程序的验证

5．2．1 综合报告分析程序的验证

5．2．2 Verilog文件分析程序的验证

5．3 分割程序的验证

5．3．1 自动分割程序的验证

5．3．2 手动分割程序的验证

5．4 验证结果的分析

5．5 分割结果对比

5．6 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献