65nm CMOS工艺10-Gb/s全速率CDR电路设计

摘要

时钟与数据恢复(Clock and Data Recovery, CDR)电路是光通信用集成电路的关键模块，在光传输网络中扮演着重要角色。随着CMOS工艺的不断发展，晶体管的特征频率越来越高，使用标准CMOS工艺设计高速CDR电路成为现实。
　　 本文首先介绍了CDR电路的工作原理，给出了几种最常用CDR电路的概述和比较性研究，分析了各自的电路构成、重要特性以及主要的应用领域。详细介绍了锁相环(Phase Locked Loop，PLL)型CDR电路的设计方法和抖动特性。采用TSMC65nm CMOS GP工艺设计了一款10-Gb/s全速率CDR电路芯片。该CDR电路为双环结构，锁频环对锁相环起辅助频率捕获作用。为了同时满足ITU-TG.8251的抖动容限和抖动传递指标，该CDR使用了抖动衰减锁相环(Jitter Attenuation PLL)对恢复出的时钟低通滤波、限制带宽。
　　 电路的主要模块包括:鉴相器(PD)、鉴频鉴相器(PFD)、高速电荷泵(CP)、LC压控振荡器(LC-VCO)以及环路滤波器(LPF)和分频器(Divider)等。由于采用全速率结构，电路的很多模块采用电流模逻辑(CML)。
　　 本文给出了10-Gb/s全速率CDR的电路设计、版图设计和后仿真结果。CDR电路恢复出的10-GHz时钟的输出摆幅为300mV，峰峰抖动为5.17ps，恢复出的10-Gb/s数据的输出摆幅为280mV，峰峰抖动为2.3ps。在电源电压为1V时电路核心功耗为76.7mW，整个CDR芯片面积为0.975mm×0.875mm。
　　 本文设计的10-Gb/s全速率CDR电路的后仿真结果表明，恢复出的10-GHz时钟和10-Gb/s数据的抖动指标满足G.8251标准，电路功能正确，初步达到了设计要求。

目录

声明

摘要

第1章 绪论

1．1 研究背景

1．2 研究内容

1．3 论文的组织结构

第2章 时钟与数据恢复(CDR)电路的结构及原理

2．1 时钟与数据恢复电路简述

2．2 时钟数据恢复电路的类型

2．2．1 PLL型CDR

2．2．2 DLL型CDR

2．2．3 相位插值型CDR

2．2．4 注入锁定型CDR

2．2．5 过采样型CDR

2．2．6 门控振荡器型CDR

2．2．7 高Q值滤波器型CDR

2．3 时钟数据恢复电路的性能比较

第3章 基于锁相环的CDR电路

3．1 锁相环(PLL)的基本原理

3．1．1 锁相环的基本结构及线性化模型

3．1．2 锁相环的相位噪声模型及传递特性

3．2 抖动的定义和衡量

3．3 CDR电路的抖动指标

3．3．1 抖动传递

3．3．2 抖动产生

3．3．3 抖动容限

3．5 基于锁相环的CDR电路

3．5．1 基于周期信号的鉴频鉴相器(PFD)

3．5．2 基于随机数据的鉴相器(PD)

3．5．3 电荷泵(CP)

3．5．4 环路滤波器(LF)

3．5．5 压控振荡器(VCO)

第4章 10-Gb／s全速率CDR电路设计

4．1 10-Gb／s全速率CDR的结构方案

4．2 边沿触发型三态PFD

4．2 Hogge型线性PD

4．2．1 高速D触发器

4．2．2 高速XOR门

4．3 高速电荷泵

4．4 10-GHz互补交叉耦合LC-VCO

4．4．1 VCO参数确定

4．4．2 VCO的结构

4．5 锁定检测器(LD)与路径选择器(SEL)

4．5．1 锁定检测器

4．5．2 路径选择器

4．6 模64分频器

4．7 抖动衰减PLL

4．8 环路滤波器(LPF)与Matlab验证

4．8．1 环路滤波器的参数选取

4．8．2 Matlab仿真验证

4．9 本章小结

第5章 版图设计与后仿真结果

5．1 版图设计的考虑因素

5．2 10-Gb／s全速率CDR电路版图设计

5．3 后仿真结果

5．3．1 PFD的后仿真结果

5．3．2 Hogge PD的后仿真结果

5．3．3 CP的后仿真结果

5．3．4 VCO的后仿真结果

5．3．5 10-Gb／s全速率CDR电路整体后仿真

5．3．6 环路切换仿真

5．3．7 10-Gb／s全速率CDR电路的后仿真功耗

5．3 本章小结

第6章 测试方案

6．1 10-Gb／s全速率CDR电路总体版图与管脚说明

6．2 10-Gb／s全速率CDR芯片测试方案

6．2．1 VCO的开环在片测试

6．2．2 整个环路的闭环测试

6．2．3 整个环路的键合测试

第7章 总结与展望

致谢

参考文献

攻读硕士学位期间发表的论文