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锁相环内建自测试研究

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摘要

第一章 绪论

1.1 课题研究背景和意义

1.2 课题研究现状

1.3 论文主要工作和创新点

1.4 论文的组织结构

第二章 锁相环BIST技术综述与分析

2.1 前言

2.2 锁相环BIST技术综述

2.3 锁相环BIJM技术综述与分析

2.3.1 锁相环BIJM综述

2.3.2 锁相环BIJM分析

2.3.3 基于MATLAB实验与分析

2.4 小结

第三章 高精度欠采样抖动测量技术研究与实现

3.1 引言

3.2 欠采样抖动测量原理与系统框图

3.2.1 欠采样原理

3.2.2 长周期抖动与高频抖动分析

3.2.3 高精度欠采样抖动测量电路框图

3.3 基于中央对齐欠采样处理技术

3.4 基于周期对齐欠采样处理技术

3.5 量化误差修正算法

3.6 仿真与分析

3.6.1 仿真环境

3.6.2 中央对齐电路仿真与分析

3.6.3 周期对齐电路仿真与分析

3.7 小结

第四章 多分辨率VDL抖动测量技术研究与实现

4.1 引言

4.2 多分辨VDL(VVDL)测量原理

4.2.1 VDL分析

4.2.2 VVDL原理

4.3 VVDL测量电路设计

4.3.1 预判电路

4.3.2 数控延时单元

4.3.3 改进型鉴相器

4.3.4 接口电路与读出电路

4.4 VVDL数控校正电路设计

4.5 仿真与分析

4.5.1 VVDL电路仿真环境与校正

4.5.2 VVDL电路测量分析

4.5.3 VVDL电路PVT稳定性仿真

4.6 小结

第五章 锁相环BIST电路测试与结果分析

5.1 引言

5.2 锁相环BIST电路设计

5.2.1 电路框图

5.2.2 设计流程

5.2.3 版图

5.3 锁相环BIST电路测试与分析

5.3.1 芯片与测试环境

5.3.2 结果分析

5.4 小结

第六章 总结与展望

6.1 总结

6.2 展望

致谢

参考文献

博士阶段获得的研究成果

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摘要

随着锁相环在系统芯片中的广泛应用,锁相环测试显得越来越重要。传统锁相环测试主要依赖昂贵外部测试设备,不但增加测试成本,而且易引入测试噪声,降低测试精度,无法满足大规模测试需求。基于内建自测试原理(Built-in Self-Test,BIST)的锁相环测试技术可以有效解决这些问题。
  本文首先综述了结构级BIST技术和参数级BIST技术,重点阐述片上抖动测量技术(Built-in JitterMeasurement,BIJM),分析对比各种BIJM测量电路,总结欠采样技术适用于周期(间)抖动测量,游标延时链技术(Vernier Delay Line,VDL)更适合测量时间抖动。其中,前者测量范围大,受PVT影响小,但忽略了长周期抖动测量,同时存在量化误差,影响测量精度;后者可以实现亚皮秒级分辨率,但易受到PVT等因素影响,测量精度并不理想。本文重点研究这两种抖动测量技术,实现各种类型抖动的高精度测量。
  本文的主要工作如下:
  高精度欠采样抖动测量技术:(1)提出了一种高精度欠采样抖动测量电路,该电路具有两种工作模式:在周期(间)抖动测量模式下,采用中央对齐处理技术,将采样输出信号中的不稳定跳变位按照其中间点对齐,得到被测信号中的周期(间)抖动值;在长周期抖动测量模式下,采用周期对齐处理技术,将采样输出信号中的不稳定跳变位按照固定的周期对齐并分析处理,得到被测信号中的长周期抖动值。(2)针对欠采样测量过程中的精度问题,本文分别分析了测量分辨率、采样时钟偏差、采样时钟抖动对精度的影响,针对测量分辨率引起的误差问题,提出了一种修正算法。仿真结果表明:针对多组测试数据,周期间抖动测量平均误差是15.01%;长周期抖动测量平均误差是3.34%。
  多分辨率VDL抖动测量技术:(1)改进了一种多分辨率VDL抖动测量电路(VVDL),该电路由粗细两种分辨率的延时链组成,在各粗细延时链中存在两种不同延时差。VVDL可以大幅减少延时链的级数,降低PVT对测量精度的影响。(2)改进了一种高精度数控延时单元;并对鉴相器进行优化设计,实现高分辨率鉴相功能。(3)改进了一种数控自校正方案,包括校准、校正、校准三步,保证测量范围并提高了测量精度。仿真结果表明:经校正后,VVDL电路粗分辨率是15.4ps,细分辨率是2.1ps,测量误差仅为2.11%,相同条件下传统VDL的测量误差是20.2%。VVDL电路在BC(FF/0℃/1.32V)/WC(SS/125℃/1.08V)情况下,测量误差分别是1.74%、7.8%。
  本文在TSMC130nm工艺节点上设计了锁相环BIST测试电路,芯片面积是1.196mm*1.287mm,其中欠采样电路占4%,VVDL电路占2.8%。经流片及封装后,与测试设备测量值对比分析,欠采样电路的周期间抖动测量误差是13.2%,长周期抖动测量误差是4.6%; VVDL电路的时间抖动测量误差是3.4%。

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