高速SERDES中自适应均衡器与VCO的设计

摘要

随着现代社会信息量快速的增长、集成电路性能的不断提升以及多媒体等技术的长足进步，通信数据的传输量必然也以相应的速度增加，故而人们对通信带宽及信号速率的需求也日益增大，SerDes便是在这样的背景下逐渐成为数据传输系统中最常用的结构之一。
　　本文研究的均衡器是应用于接收机的自适应判决反馈均衡器，它位于前馈均衡器之后，用来消除码间干扰的后标分量，首先采用了TSMC CMOS工艺设计并仿真了20Gb/s两抽头的自适应判决反馈均衡器，自适应判决反馈均衡器由均衡、误差检测和系数更新三个模块组成，它利用均衡模块去实现均衡效果，利用误差检测模块和系数更新模块实现自适应功能，同时为达到较高的工作速率，判决反馈均衡电路采用了半速率结构。后仿真结果表明，在输入数据速率为20Gb/s，系统时钟为10GHz时，自适应判决反馈均衡器达到了设计要求。其次设计了应用于CDR中的压控振荡器，详细论述了电感电容压控振荡器的基本原理，认真分析了压控振荡器的相位噪声模型，并对相位噪声提出几种了优化措施，最终设计了低相位噪声的电感电容压控振荡器。后仿真结果表明，在电源电压为1V，压控振荡器工作速率为20GHz时，相位噪声为-104.1dBc/Hz@1MHz，满足了设计指标。

目录

声明

摘要

第1章 绪论

1．1 课题背景

1．2 国内外研究现状

1．2．1 均衡器的研究现状

1．2．2 振荡器的研究现状

1．3 论文组织

第2章 信道特性

2．1 概述

2．2 信道特性

2．2．1 高频衰减

2．2．2 串扰

2．2．3 回波损耗

2．2．4 噪声

2．2．5 码间干扰

2．3 设计指标的衡量

2．3．1 抖动

2．3．2 眼图

2．3．3 误码率和信噪比

2．4 本章小结

第3章 均衡器的原理及算法

3．1 均衡器的分类

3．1．1 模拟均衡器

3．1．2 前馈均衡器

3．1．3 判决反馈均衡器

3．2 最小均方算法

3．3 最小均方根值算法

3．4 本章小结

第4章 自适应判决反馈均衡器的设计

4．1 半速率判决反馈均衡器

4．2 CML电路

4．2．1 电流模逻辑加法器

4．2．2 电流模逻辑D触发器

4．2．3 电流模逻辑多路复用器

4．3 CMOS逻辑电路

4．3．1 误差检测模块

4．3．2 系数更新模块

4．3．3 时钟分配电路设计

4．4 均衡器的前仿真结果

4．5 均衡器版图设计及仿真

4．5．1 版图设计的考虑因素

4．5．2 均衡器设计中需要注意的几个方面

4．5．3 均衡器的后仿真

4．6 本章小结

第5章 电感电容压控振荡器的设计

5．1 振荡器的性能参数

5．2 振荡器的基本原理

5．3 片上螺旋电感和可变电容

5．4 压控振荡器的相位噪声模型

5．4．1 Lesson相位噪声模型

5．4．2 Hajimiri相位噪声模型

5．4．3 Demir相位噪声模型

5．5 相位噪声优化技术

5．6 压控振荡器的电路设计

5．7 压控振荡器的前仿真结果

5．7．1 调谐范围仿真

5．7．2 相位噪声仿真

5．8 压控振荡器的版图及后仿真

5．9 本章小结

第6章 芯片测试方案

6．1 测试环境

6．2 测试方案

6．3 本章小结

第7章 总结与展望

参考文献

致谢

攻读硕士学位期间发表的论文