声明
摘要
第一章 绪论
1.1 研究背景与意义
1.1.1 研究背景
1.1.2 研究意义
1.2 国内外研究现状
1.3 论文研究内容
1.4 论文组织结构
第二章 存储器、存储控制器以及SoC高层仿真平台
2.1 存储器概述
2.1.1 存储器的种类及DRAM存储器发展历史
2.1.2 DRAM存储器的发展历史
2.1.3 DDRx DRAM器件的组织结构
2.1.4 DRAM存储器的访问协议
2.2 存储控制器
2.2.1 存储控制器内部框架与功能介绍
2.2.2 存储控制器常见的行缓冲策略与地址映射机制
2.3 GEM5模拟器介绍
2.4 本章小结
第三章 访存负载特征参数与主存储系统的排队论网络模型
3.1 衡量访存负载特性的特征参数
3.1.1 访存交易到达率
3.1.2 行缓存命中率
3.1.3 Bank并行度
3.1.4 访存扩展度
3.2 主存储系统的排队论模型
3.2.1 命令调度级排队论
3.2.2 bank服务级排队论
3.2.3 数据总线级排队论
3.2.4 平均访存延时和峰值带宽的评估解析模型
3.3 GEM5仿真环境的搭建
3.3.1 GEM5仿真配置
3.3.2 GEM5运行交互式测试集Oxbenchmark
3.4 访存特性分析和访存特征参数的提取
3.4.1 访存交易到达时间间隔分布的拟合
3.4.2 访存特征参数的提取
3.5 实验结果分析
3.6 本章小结
第四章 排队论模型的修正与验证
4.1 平均访存延时误差来源分析
4.2 第三级排队论模型的修正与平均访存延时解析公式的修正
4.3 评估模型修正后的验证与样例分析
4.3.1 模型修正后的再次验证
4.3.2 主存储排队论模型用于设计空间探索样例
4.4 修正后的平均延时解析模型与RTL仿真对比验证
4.4.1 RTL仿真实验配置与测试bench介绍
4.4.2 RTL仿真访存trace的抓取
4.4.3 实验结果分析
4.5 本章小结
第五章 总结与展望
5.1 总结
5.2 展望
致谢
参考文献
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