基于FPGA的DDR2 SDRAM控制器设计

摘要

随着集成电路工艺尺寸的不断缩小，SoC芯片的集成度越来越高，微处理器和存储器的工作频率也得到成倍地提高，因而对大数据流的存取和处理提出了更高的要求。作为微处理器和存储器之间传输和交换数据的桥梁，内存控制器是制约整个计算机系统性能的一个关键因素。因此，一款高性能、高效率的内存控制器是充分发挥微处理器和存储器极限性能和带宽的核心纽带。
　　本论文以实际的项目为背景，完成了一款DDR2 SDRAM控制器的设计和基于FPGA的硬件实现。该控制器实现了对DDR2 SDRAM的初始化、刷新、读写校准和读延时最小化等功能。本设计采用特定的数据选通(DQS)时钟门控电路，解决了读DQS时钟脉宽削减和毛刺噪声等问题，实现了读DQS时钟的精准门控。同时，使用动态相移延时电路解决数据信号(DQ)与DQ之间及DQ与DQS之间的延时失配问题，并采用数字锁相环(DLL)补偿工艺/电压/温度(PVT)变化对时序的影响。本设计使用Modelsim和QuartusⅡ等EDA工具完成功能验证平台的搭建、前仿真和FPGA验证。DDR2 SDRAM的工作频率为400MHz，而控制器采用降频技术，工作频率为200MHz，以降低控制器的设计难度。仿真和FPGA验证结果表明，当DDR2 SDRAM工作在400MHz时，控制器的最大读取延时为60ns，稳定性和可靠性良好。
　　此款DDR2 SDRAM控制器可以IP核的形式集成于SoC设计中，实现对DDR2 SDRAM器件进行高速访问。此外，SDRAM由SDR、DDR、DDR2到DDR3的技术发展主要集中在提升容量、频率、预取位数和降低电压、功耗等方面，而操作时序上有很大的继承性和类似性，因此，本论文的研究对DDR3控制器及今后的DDR4控制器的设计等有较好的参考价值。

目录

声明

摘要

缩略语表

图表目录

第1章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容与设计指标

1．3．1 研究内容

1．3．2 设计指标

1．4 论文组织

第2章 DDR2 SDRAM的功能和物理层接口

2．1 DDR2 SDRAM接口信号

2．2 DDR2 SDRAM的功能描述

2．2．1 命令操作

2．2．2 模式寄存器

2．2．3 DDR2 SDRAM的上电初始化

2．3 DDR2物理层接口

2．3．1 DFI接口

2．3．2 Synopsys DDR3／2 SDRAM PHY

2．4 本章小结

第3章 DDR2控制器的设计

3．1 DDR2控制器的结构

3．2 物理层接口PHY的设计

3．2．1 地址命令通道

3．2．2 写数据通道

3．2．3 读数据通道

3．2．4 物理层接口PHY中的关键技术

3．2．5 物理层接口PHY的读写校准策略

3．3 校准序列的设计

3．3．1 主控制逻辑

3．3．2 初始化模块

3．3．3 保证写模块

3．3．4 读校准模块

3．3．5 写校准模块

3．4 内存控制器的设计

3．4．1 主控制逻辑

3．4．2 刷新模块

3．4．3 读写校验模块

3．4．4 激励发生器

3．4．5 控制器带宽的优化

3．5 本章小结

第4章 验证及结果分析

4．1 前仿真验证

4．1．1 初始化模块仿真

4．1．2 保证写模块仿真

4．1．3 读校准模块仿真

4．1．4 写校准模块仿真

4．1．5 DDR2控制器系统仿真

4．2 FPGA验证

4．2．1 初始化模块验证

4．2．2 保证写模块验证

4．2．3 读校准模块验证

4．2．4 写校准模块验证

4．2．5 DDR2控制器系统验证

4．3 本章小结

第5章 总结与展望

5．1 总结

5．2 展望

附录

参考文献

攻读硕士学位期间发表的论文

致谢