时间交织ADC采样时刻失配校准算法的设计与实现

摘要

随着电子信息技术的快速发展，模数转换器（ADC）的应用领域不断拓展，而各个应用系统对于ADC的要求也不断提高。时间交织ADC（TIADC）能够在提升模数转换器速度的同时保持单片ADC的精度，但是在实际应用时，TIADC通道间存在各种失配，严重影响了系统的整体特性。在这些失配中，失调失配和增益失配的校准方法已经较为成熟，而采样时刻失配的校准方法仍为研究难点，也是本文的研究重点。 本文采用基于通道差值检测的自适应后台校准方法来校正TIADC系统中的采样时刻失配，针对自适应过程中存在的收敛速度和稳态性能相互制约的问题，采用基于MVSS-LMS的变步长方法对采样时刻失配估计过程进行改进，利用误差因子的自相关函数调节步长因子，能降低噪声信号对算法的影响，并使得自适应过程初期有较大的步长因子加快算法的收敛速度，在算法接近收敛时有较小的步长因子保证校准的精度，从而在保证精度的同时加快了算法的收敛速度。本文通过改进的基于通道差值检测的自适应方法估计出各子通道的采样时刻失配值，同时通过微分FIR滤波器获得子通道ADC输出的一阶导数，然后和估计得到的采样时刻失配值相乘，再从子通道ADC的输出中减去这一乘积，从而完成对采样时刻失配的校准。此外，本文还对算法存在的误收敛情况进行分析，用相邻时刻采样时刻失配估计差值的符号函数代表校准方向，纠正误收敛的情况。 本文采用四片AD9255实现了四通道、14bit、320MSPS的TIADC系统，用来验证本文改进的采样时刻失配自适应校准算法的有效性。对校正前后的TIADC输出进行测试验证，验证结果表明算法的收敛速度得到了大幅提升，收敛所需要的采样点数由200k降低到30k。同时对校正后的TIADC输出进行动态参数测试，在输入频率为132.407MHz时，SFDR提高了了36.2231dB，达到79.2343dB，因此本文算法有较好的校准效果。

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