一款应用于DSP的流水线ADC优化设计

摘要

采用GSMC0.18μm CMOS工艺，设计了一个用于32位浮点数字信号处理器(DSP)的具有16输入通道的12位流水线型模数转换器(pipeline-ADC)、一个扩展ADC应用功能的自动排序状态机以及一块ADC模拟模块与数字模块的接口电路。
　　设计重点针对普遍存在于ADC中的直流偏移问题优化了ADC前端的采样保持(S/H)电路的设计，成功解决了流片回来的ADC的削底问题(可以等效为ADC的直流偏移误差)；针对前端 S/H电路消耗了大量芯片面积的问题，在其运放部分增加了两个参考电压1 V和2 V，相对于传统结构的电荷转移型S/H电路大大减小了面积且增大了压摆率；针对比较器功耗问题，在双相不交叠时钟的驱动下动态调节比较器第二级运放的直流通路开关，在保持相断开以节能，在采样相时保持开关闭合来完成比较器的正常功能；以很少的组合逻辑电路和MOS开关管，以及一个运放设计了一个同时具有DAC功能和8倍放大，以及余差功能的MDAC电路；根据ADC的运行频率和数据转换所需周期，以及不同的采样脉宽，设计了一个自动排序状态机，实现了 ADC的串行(或顺序)/并行采样的功能，以及将其结果存入正确的结果寄存器；根据ADC在不同工作模式下具有不同的运行频率以及数据转换所需周期，设计了一个ADC数字和模拟模块交接的接口电路，使ADC能在正确时刻切断ADC模拟模块12位转换结果输出端到结果寄存器的输入端之间的通路，将正确的ADC转换结果锁到结果寄存器中。
　　输入VPP(Voltage Peak-Peak)为3V，频率为100KHz(以最快12.5MSPS采样率采样1024个点)的正弦波时ADC的仿真结果为：ENOB为11.544 bits，SNDR为71.26 dB， SNR为72.36 dB，SFDR为80.9 dB，THD为-77.21 dB，总功耗约112.2 mW，面积约800μm×1200μm。芯片实际测试结果表示ADC的直流偏移值小于1个LSB（加上ADC的偏移校准功能）。

目录

声明

第1章 绪 论

1.1 研究背景

1.2 模数转换器研究现状

1.3 论文排版及电路设计思路简介

第2章ADC主要性能指标、工作原理及误差分析

2.1 ADC的选型

2.2 ADC主要参数指标简介

2.3 流水线型ADC的工作原理

2.4 ADC误差分析

第3章 ADC设计指标及设计方案

3.1 ADC设计电气指标要求

3.2 ADC整体设计方案

3.3 ADC功能简介

第4章 流水线ADC模拟电路设计

4.1 前端采样保持电路设计

4.2 单级3.5位流水线电路设计

4.3冗余位校准电路以及延时对齐电路设计

4.4 基准模块设计

第5章 流水线ADC数字电路设计

5.1 数字模块整体结构图

5.2 自动排序器状态机设计

5.3 偏移校准模块设计

5.4 时钟系统设计

5.5 数字部分设计的仿真结果

第6章 版图设计、整体电路仿真及测试结果

6.1 版图设计技巧及其重要意义

6.2 各模块版图简介

6.3 整体电路仿真

6.4 ADC测试结果

第7章 总结与展望

参考文献

致谢

个人简历、在学期间发表的学术论文与研究成果