一种基于优化S盒的AES IP核设计与实现

摘要

随着新世纪的到来，人类已经进入了一个崭新的信息时代，基于开放式互联网络的信息共享与交换正逐步成为人类各个领域不可或缺的基本生活元素，同时信息安全也变得越来越重要。上世纪七十年代，NBS发布了DES(Data Encryption Standard)算法标准，但由于其密钥长度的缺陷，于上世纪九十年代被成功破解。2002年，NIST正式发布了AES(Advanced Encryption Standard)算法标准，由于其在密码学上的安全性大大高于DES，十年来被广泛应于各个领域。
　　本文首先介绍了密码学领域常用的数学基础知识，详细分析了 AES算法的基本原理与框架结构，并对其加密与解密过程中涉及到的各个模块的数学变换进行了详细的描述与说明。
　　其次，在详细分析了AES算法中核心部件 S盒构造的基础上，针对硬件实现的特点，本文采用降阶域的方法，将复杂的基于GF(28)?的求逆运算转化为复合域GF(24)2上的求逆运算，并用纯组合逻辑实现了这一运算，基于此运算完成了一类新的动态S盒的实现。
　　再次，本文采用了内外流水线结合的体系结构进行AES加解密核的设计，其中外部流水线定义为5级，内部流水线定义为2级。同时，应用VHDL语言和QuartusII工具，本文设计了一个基于Altera公司 Cyclone系列FPGA的AES IP核，并在实验开发板上进行了仿真与验证，实验结果表明本文所设计的IP核能正确地完成加解密功能。
　　最后，本文将所设计的IP核与相关文献的研究成果进行了比较，结果表明其具有资源消耗少、数据吞吐率高的优势。

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第一章 绪 论

1.1选题的背景与意义

1.2相关技术的发展历史与研究现状

1.3论文的主要工作和内容安排

第二章 AES算法原理

2.1 相关数学基础

2.2 AES算法原理

2.3 加密过程

2.4 解密过程

2.5 密钥扩展算法

2.6 本章小结

第三章 AES算法硬件实现的总体设计

3.1 AES算法的工作模式

3.2 S盒设计

3.3 AES加解密系统框架结构

3.4 AES加解密系统芯片选型

3.5 本章小结

第四章 系统的FPGA实现及验证

4.1 各功能模块的详细设计及验证

4.2 加解密模块的详细设计

4.3 功能仿真

4.4 性能分析

4.5 性能对比

4.6 本章小结

第五章 总结与展望

参考文献

致谢

附录:攻读学位期间的成果