“CoStar”DSP的物理设计及信号完整性问题解决方案

摘要

该论文首先介绍了国内外半导体工艺水平和集成电路设计方法的发展历史及研究现状,从中国当前集成电路产业的发展与世界先进水平存在差距的实际出发,提出了发展中国集成电路产业必须要解决的关键问题之一,即解决深亚微米超大规模集成电路设计中,由特征尺寸的缩小和芯片面积的增大带来的互连线延迟和信号完整性为主的深亚微米效应.该论文针对深亚微米VLSI设计中出现的互连线延迟和信号完整性问题,首先分析了互连线延迟对电路性能的影响以及其影响因素,并进行了互连线的建模和寄生参数提取的分析;然后研究了信号完整性出现的原因及其内容,提出了优化互连线延迟和解决信号完整性问题的具体措施.并将这些措施成功应用于一种高性能嵌入式DSP芯片物理设计之中,完成了整个DSP芯片的物理设计,经过所有验证达到了预定的设计目标,现已流片.文章中采用的深亚微米物理设计流程主要包括:版图规划、预布局布线、时序和拥塞度驱动的布局、建立时钟树、布局优化、布线和电路验证等步骤.该论文的主要贡献包括:1)建立了一套将逻辑综合与布局相结合的适用于0.18μm及以下的深亚微米集成电路设计流程;2)分析并解决了0.18μm深亚微米集成电路设计中的信号完整性问题.该论文提出的深亚微米物理设计流程及其信号完整性解决方案,具有普遍意义,适用于0.18/μm及以下的高速大规模芯片设计.

目录

文摘

英文文摘

第一章绪论

1.1研究背景及意义

1.2国内外研究现状

1.3解决的关键问题

第二章互连线延迟

2.1互连线对电路性能的影响

2.2影响互连延迟的因素

2.3互连线的建模和寄生参数的提取

2.3.1互连线的建模

2.3.2寄生参数的提取

2.3.3互连线延迟和噪声的分析

2.4互连线延迟的优化

2.5本章小结

第三章信号完整性问题

3.1信号完整性的含义与起因

3.2信号完整性的内容

3.2.1信号串扰(Crosstalk)问题

3.2.2可靠性和可制造性

3.3本章小结

第四章基于物理综合(Physical Synthesis)的DSP芯片设计

4.1“CoStar”DSP的物理设计

4.1.1版图规划

4.1.2电源线与地线

4.1.3预布局布线

4.1.4时序和拥塞度驱动的布局

4.1.5建立时钟树

4.1.6布局优化

4.1.7布线分析

4.2“CoStar”DSP的信号完整性解决方案

4.2.1 crosstalk分析和修复

4.2.2天线效应(PAE)

4.2.3功耗和IR-Drop分析

4.3本章小结

第五章设计验证与检查

5.1寄生参数的提取

5.2电路静态时序分析和后仿真

5.3电路版图的DRC、LVS验证

第六章总结和展望

6.1本文总结

6.2论文成果及创新之处

6.3后续的工作及建议

致谢

参考文献

附录A攻读硕士学位期间论文发表情况