FPGA时延故障测试技术研究

摘要

现场可编程门阵列FPGA是一种现场可编程专用集成电路，它将通用门阵列结构与现场可编程的特性结合于一体，如今，FPGA系列器件己成为最受欢迎的器件之一。随着FPGA器件的应用越来越广泛，FPGA的测试技术得到了广泛重视和研究。基于FPGA可编程的特性，应用独立的测试(工厂测试)需要设计数个测试编程和测试向量来完成FPGA的测试，确保芯片在任何用户可能的编程下都可靠工作。因此，对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。随着FPGA器件的迅速发展，FPGA的结构也越来越复杂，使大量的故障难以使用传统方法进行测试，FPGA设计者把视线转向了可测性设计(DFT)问题。可测性设计的提出为解决大规模集成电路测试问题开辟了新的有效途径，而内建自测试方法是其中一个重要的技术。 本论文正是针对上述问题，首先剖析了大规模集成电路相关测试标准(IEEE1149.1～1149.6、IEEEl450、IEEE1500、IEEE-ISTO Nexus 5001)，并设计仿真了边界扫描测试结构，对VLSI的测试理论和测试技术具有一定的指导意义。其次以Xilinx系列FPGA为主要的研究对象，在详细研究FPGA内部结构、故障模型、配置模式的基础上，重点探讨了BIST原理、测试压缩和应用，设计了BIST测试结构，通过ModelSim软件仿真表明了设计的正确性。本文最后研究了FPGA器件BIST时延故障测试技术和方法、给出了FPGA时延故障测试配置，并分析了目前流行的FPGA BIST方法的特点及动态可重构FPGA尚待解决的一些问题。 本研究成果为国内自主研发FPGA器件提供了有力保障，具有重大科研与理论价值。

目录

文摘

英文文摘

声明

第1章绪论

1.1可编程逻辑器件的发展

1.2现场可编程门阵列FPGA概述

1.2.1 FPGA简介

1.2.2 FPGA的发展现状

1.2.3 FPGA器件的发展趋势

1.3国内FPGA研究发展现状

1.4课题提出的背景及意义

1.5本文的主要工作

第2章 大规模集成电路相关测试标准的研究

2.1集成电路测试技术概述

2.2国内研究现状

2.3 VLSI测试中的基本概念和测试分类

2.3.1基本概念

2.3.2测试分类

2.4可测性设计技术

2.4.1可测性设计技术

2.4.2特定的设计方法

2.4.3内部扫描设计

2.4.4边界扫描设计

2.4.5内建自测试

2.4.6可测性综合

2.4.7几种DFT方案的比较

2.5大规模集成电路相关测试标准研究

2.5.1测试访问端口及边界扫描标准

2.5.2混合信号测试总线标准

2.5.3模块测试及维护总线标准

2.5.4高速数字网络的边界扫描标准

2.5.5标准测试接口语言(STIL)标准

2.5.7嵌入式核的测试标准

2.5.8 IEEE-ISTO Nexus 5001标准

2.5.9 IEEE1149.X标准对比

2.6边界扫描测试结构仿真分析

2.7小结

第3章 FPGA的结构和在线配置

3.I FPGA的结构及特点

3.1.1可编程逻辑单元

3.1.2输入输出单元

3.1.3可编程联线资源

3.2 FPGA的分类

3.3动态可重构FPGA器件

3.3.1重构方式及其定义

3.3.2动态可重构FPGA特点

3.4 FPGA与CPLD的区别

3.5 FPGA的典型故障模型

3.5.1逻辑级故障模型

3.5.2功能级故障模型

3.5.3参数型故障

3.5.4动态故障

3.6 FPGA的在线配置

3.6.1 FPGA配置模式

3.6.2 FPGA配置流程

3.6.3 JTAG配置模式

3.7 FPGA的测试技术

3.7.1逻辑资源测试

3.7.2连线资源测试

3.8 小结

第4章 时延故障和BIST测试技术

4.1时延故障与时延测试

4.2基于软件的时延自测试方法研究

4.3内建自测试结构

4.3.1基于逐次扫描测试的BIST方案

4.3.2基于逐时钟测试的BIST方案

4.3.3 BIST与常规测试的比较

4.3.4 BIST的测试模式生成

4.3.5 BIST的测试压缩分析

4.4 BIST常用算法

4.4.1测试生成算法

4.4.2测试向量优化算法

4.4.3响应压缩算法

4.5低功耗测试技术

4.6常见BIST测试算法特点

4.7基于BIST的测试仿真

4.7.1线性反馈移位寄存器

4.7.2 BIST逻辑仿真

4.8小结

第5章 基于BIST的FPGA时延故障测试方法

5.1动态可重构FPGA互连结构

5.2时延故障BIST测试

5.2.1时延故障测试思想

5.2.2 PLB时延测试方法

5.2.3完全测试LUT路径

5.2.4测试加法器时延的配置

5.3实验电路

5.4时延故障的测试配置

5.5 FPGA BIST测试方法分析

5.5.1以前的连线BIST方法

5.5.2基于比较的计数器方法

5.5.3基于奇偶的方法

5.5.4先前连线BIST假设

5.6 FPGA动态可重构技术有待解决的问题

5.7 小结

结论

参考文献

致谢

附录A攻读学位期间发表的论文