面向嵌入式安全哈希算法的研究与实现

摘要

安全哈希算法(SHA)具有运算速度快、资源占用少等特点，被广泛应用于数字签名、消息认证和无线射频识别(RFID)等领域。随着密码分析学的发展与传统哈希算法SHA-0、SHA-1等被成功攻击，NIST提出制定新一代哈希算法（SHA-3）以适应信息安全的发展。在硬件加密芯片追求高速率、低面积以及低功耗的情况下，提高硬件实现的面积、频率、吞吐量以及功耗等指标的综合性能成为SHA-3算法研究的重要课题。目前国内外SHA-3候选算法的硬件实现具有以下几点不足:第一、硬件实现版本比较单一，缺乏灵活性;第二、硬件实现的吞吐量和面积等综合性能有待提高;第三、硬件实现缺乏对功耗方面的分析。针对这些问题，本文根据哈希算法在嵌入式系统中应用需求的不同，提出了三种不同架构的哈希算法硬件实现:
　　 第一，新型版本可选择JH算法。考虑FPGA硬件可重复编程的特点，运用动态部分可重构方法，对JH算法的硬件实现进行合理的功能模块划分，并将其关键部分的硬件实现进行优化。该方案支持JH-224、JH-256、JH-384和JH-512四种不同参数版本的JH算法，在Xilinx Virtex-5 FPGA硬件平台上实现的吞吐量/面积指标比目前设计提高了118％，具有灵活性强，综合性能较优等特点;
　　 第二，面向RFID硬件的低功耗JH算法。本文设计了数据通路长度为16位的轮函数结构，通过适当降低算法的工作频率来减少硬件实现的面积。将低功耗JH-256算法的硬件实现综合在ASIC0.18μm CMOS库上，当工作频率为100KHz时，功耗值为27.89μW;所占用的面积为24797门，比目前设计降低了51.5％。
　　 第三，面向RFID硬件的低功耗KECCAK算法。本文通过采用循环结构外部存储方式对KECCAK算法硬件实现的体系结构进行优化;并将一个较长的组合逻辑电路分为多个运算周期来实现，缩短了整个电路的关键路径;此外，通过复用置换R模块降低设计的面积。在ASIC0.18μm CMOS库上进行仿真实验，当工作频率为100KHz时，KECCAK算法的功耗为27.03μW，比目前设计降低了39％;面积为4200门，在目前设计中具有较大优势。

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摘要

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附表索引

第1章 绪论

1．1 研究背景与意义

1．2 研究内容

1．2．1 硬件设计可重构技术

1．2．2 硬件设计低功耗技术

1．3 本文的主要工作

1．4 本文结构

第2章 相关研究

2．1 哈希算法在硬件中的应用

2．2 SHA-3候选算法及其硬件实现性能分析

2．2．1 JH算法

2．2．2 KECCAK算法

2．3 硬件实现优化方法

2．3．1 基于FPGA的可重构技术

2．3．2 硬件低功耗设计技术

2．4 小结

第3章 版本可选择JH算法硬件实现

3．1 版本可选择JH算法的结构

3．2 关键部件实现策略

3．3 状态机设计

3．4 版本可选择JH算法硬件实现的功能仿真

3．5 版本可选择JH算法实验结果比较与分析

3．6 小结

第4章 低功耗JH算法硬件实现

4．1 关键部件的算法改进

4．2 低功耗JH算法的结构

4．3 状态机设计

4．4 低功耗JH算法硬件实现的功能仿真

4．5 低功耗JH算法实验结果比较与分析

4．6 小结

第5章 低功耗KECCAK算法的硬件实现

5．1 低功耗KECCAK算法的结构

5．2 状态机设计

5．3 低功耗KECCAK算法硬件实现的功能仿真

5．4 低功耗KECCAK算法实验结果比较与分析

5．5 小结

结论

参考文献

致谢

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