高速低功耗触发器的设计与特性提取

摘要

在超大规模集成电路设计中选择合适的触发器结构是非常重要的，尤其是在高速、低功耗微处理器的设计中显得尤为突出。触发器的延时在整个时钟周期中占据着重要位置，并且在深亚微米工艺中逻辑长度也更短的情况下，触发器的性能对处理器的时钟频率有着重要的影响。触发器和其他单元共同作用于时钟的产生和传播，其功耗占据全芯片功耗的20％-40%。所以研究高性能低功耗触发器对于超大规模集成电路有着重要的作用。本课题主要针对高性能低功耗触发器做了详细的研究和仿真，主要研究了以下几个方面的内容。
　　1）高性能低功耗D触发器的设计与仿真
　　本文中设计的触发器有两种，第一种是自适应耦合触发器(adaptive-coupling flip-flop,ACFF)，该触发器的特点是功耗比较低，相对于传统主从型触发器功耗减少了8.43%，相对于脉冲型触发器减少了55.28%；第二种是脉冲型触发器(Transmisson Gate Plulsed Latch,TGPL)，其优势是速度快。在后面电路和版图级的仿真中得出的数据可以看到TGPL的性能相对于主从型触发器提升45%左右。
　　在后端物理设计中所查看的时序都是参考各个标准单元以及宏模块的特性视图(LIB视图)，在完成触发器的设计与仿真之后对所设计的触发器进行了特性视图的抽取，并且对不同方法进行了实验和比较。
　　2）D触发器测试电路的设计与仿真
　　为了证明所设计的D触发器能正常工作，并且提取的时序特征是可靠的，在本文中设计了对触发器进行实测的测试电路，测试电路主要分为三部分，第一部分是延时（时钟到输出的延时）测量模块；第二部分是功耗测量模块；第三部分是建立保持时间测量模块(TDC)。在电路级仿真中，延时测量模块测量误差为7%左右(5ps以内)，建立保持时间测量模块的精度可以达到1.25ps，功耗部分的测量也兼顾了不同翻转率的情况，对不同的设计进行了全面的对比。
　　综上所述，本课题包括高性能低功耗 D触发器的设计、特性提取以及实测模块，对触发器进行全面的分析和测量，在获得时序上的提升以及能量利用率提高的同时，也保证了触发器的可靠性。

目录

声明

第一章 绪论

1.1 课题研究背景

1.2 相关研究

1.2.1触发器设计指标以及研究现状

1.2.2特性视图提取研究现状

1.2.3触发器指标测试电路研究现状

1.3 课题研究内容

1.4 本文组织结构

第二章 D触发器的设计与应用

2.1 D触发器的设计与仿真

2.1.2主从型自适应耦合触发器的设计

2.1.3脉冲型触发器的设计

2.1.4主从触发器和脉冲触发器的性能对比

2.2 带扫描端触发器的设计与对比

2.2.1不同扫描端的设计与对比

2.2.2带扫描端触发器的性能对比

2.3 脉冲型触发器的应用

2.4 本章小结

第三章 特性视图提取

3.1特性视图提取输入文件准备

3.1.1寄生参数提取

3.1.2版图后仿

3.2特性视图提取方法对比

3.2.1特性视图内容以及格式

3.2.2 Altos提取特性视图

3.2.3 DICHOS提取特性视图

3.2.4两种工具的结果对比

3.3 本章小结

第四章 触发器测试电路设计

4.1 时钟到输出的延时测量模块

4.1.1延时测量模块设计原理以及结构

4.1.2测试数据以及对比

4.2功耗测量模块

4.2.1功耗测量模块设计原理以及结构

4.2.2不同类型触发器的功耗对比

4.3建立保持时间测量模块

4.3.1建立保持时间测量模块整体设计

4.3.2粗调和微调模块的设计

4.3.3错误计数模块的设计

4.3.4鉴相器的设计

4.3.5时间数字转换器

4.3.6建立保持时间测量模块仿真

4.4本章小结

第五章 总结和展望

致谢

参考文献

作者在学期间取得的学术成果