制导SOC中卡尔曼滤波硬件加速模块的设计与测试技术研究

摘要

精确制导是现代战争武器的重要性能，日益复杂的战场环境对制导系统的“实时性”与“小型化”提出了更高的要求。提高“工作主频”以增强处理器性能的传统方法随着电路集成度的不断提高已经陷入了瓶颈。为了提高系统的实时性，使用硬件加速模块来完成复杂的数值计算具有良好的应用前景。将计算加速模块进行IP核化的设计并嵌入到制导SOC中也能较好满足“小型化”的需求。
　　本文以制导 SOC中卡尔曼滤波硬件加速 IP核的设计与测试技术作为研究对象，从以下两个方面开展研究工作：
　　考虑卡尔曼滤波的实时性需求，对滤波过程中矩阵的运算“矩阵的乘法、分解、三角求逆运算”分别进行了硬件加速架构的资源优化设计。依据“脉动阵列”的思想，对矩阵乘法器进行了硬件加速的设计。所设计的乘法器资源消耗节约，且可结合矩阵的分块算法，对更高维矩阵的乘法进行求解，扩展性良好。依据“矩阵分解”的运算原理，完成了分解“运算处理单元（PE）”的设计。设计了“调度计数器”以保证对数据流的正确控制。使用“流水技术”与“分时技术”，提高了处理单元的工作主频，实现了对处理单元的分时复用，保证了运算的效率。在“三角矩阵求逆”中，分析了运算中数据的关联性，结合数据流的合理调度控制方案，实现了运算过程的并行化。设计了一种卡尔曼滤波硬件加速方案，通过定性分析，我们的设计在资源消耗、对滤波模型的适应程度、运算精度等方面具有更为均衡的性能。
　　研究了卡尔曼滤波IP核的设计及可测试技术，针对IP核的可重用性，重点研究了卡尔曼滤波IP核可配置参数的设计。考虑IP核“测试环设计”与“测试隔离”两方面，提出了一种卡尔曼滤波硬件加速IP核测试的方案。

目录

声明

1第一章 绪论

1.1课题研究背景及意义

1.2国内外研究现状

1.3论文的主要工作及结构安排

2第二章 基于脉动阵列的矩阵乘法器硬件加速技术研究

2.1引言

2.2矩阵乘法器的硬件加速实现

2.3矩阵乘法器性能分析

2.4本章小结

3第三章 LU分解硬件加速架构的资源优化实现

3.1引言

3.2 LU分解原理及计算单元的设计

3.3并行LU分解运算的实现与PE的分时复用

3.4 LU分解运算架构的设计与数据调度方案

3.5矩阵LU分解架构设计的仿真实验结果

3.6本章小结

4第四章 基于流水技术的三角矩阵求逆硬件加速技术研究

4.1引言

4.2三角矩阵求逆架构的硬件加速设计

4.3计算数据流分析与架构设计

4.4三角矩阵求逆模块性能分析

4.5矩阵求逆架构的设计与性能分析

4.6本章小结

5第五章 卡尔曼滤波硬件加速IP核的设计与可测试技术研究

5.1引言

5.2卡尔曼滤波硬件加速IP核的设计

5.3卡尔曼滤波IP核可测试设计技术研究

5.4本章小结

6第六章 结束语

致谢

参考文献

9作者在学期间取得的学术成果