基于CPLD的8位CISC CPU内核设计

摘要

该CPU设计采用了自顶向下的设计方法和模块化设计思想,从CPU总体结构设计到局部功能实现,具体阐述了寄存器与堆栈、算术逻辑部件、指令译码器、总线控制器、DMA控制器以及中断控制器等模块的技术实现细节.特别是在算术逻辑部件的设计中提出了基于超前进位链的加减法器实现方法,有效地提高了CPU算术单元的运算速度,增强了CPU的总体性能.同时也在指令译码器、总线控制器以及中断控制器的设计中提出了基于状态机的设计方法,完成了指令译码器中较为复杂的指令译码过程;实现了总线控制器中多路复用器的地址选择;也解决了在中断控制器中发生的中断嵌套问题.通过对该设计的功能验证及仿真,表明该设计在各方面均达到了预定的设计目标,在通用的控制和通信领域有一定实用价值.作为实例,它已被其应用于我们开发的

目录

文摘

英文文摘

1绪论

1.1本文的研究背景及意义

1.2国内外研究概况

1.3本文的研究内容及设计目标

2可编程逻辑器件开发

2.1可编程逻辑器件综述

2.2硬件描述语言

2.3设计方法

2.4开发流程

2.5开发工具

2.6小结

3CPU核总体结构设计

3.1 RISC与CISC

3.2 CPU内部结构设计

3.3 CPU外部接口设计

3.4系统供电方案设计

3.5小结

4CPU核内部具体实现

4.1寄存器与堆栈

4.2算术逻辑部件

4.3指令译码器

4.4总线控制器

4.5DMA控制器

4.6中断控制器

4.7小结

5系统验证与仿真

5.1验证与仿真

5.2模块波形仿真

5.3综合与布局布线

5.4时序仿真与下载

5.5小结

6结束语

6.1完成的工作及总结

6.2改进与展望

致谢

参考文献

附录攻读硕士学位期间发表的论文目录