一种基于BCH码的NAND Flash控制器的研究与设计

摘要

NANDFlash存储架构和制造工艺的发展在降低NANDFlash存储器成本的同时,也使得NANDFlash存储器产生错误的概率大大提高,可靠性降低,对NANDFlash控制器的纠错能力提出了更高要求。BCH码是由一种能够纠正多个随机性错误的有限域中的线性分组码,本文对一种基于BCH码的NANDFlash控制器进行研究和设计。
　　首先,本文介绍了NANDFlash存储器的发展历史,NANDFlash产生错位的原理和BCH纠错码的基本知识,给出了NANDFlash控制器的整体架构,分析了BCH纠错码的理论基础,介绍了NANDFlash存储器的存储结构、外部接口和操作时序。
　　其次,根据BCH码的理论基础确定了本文BCH编译码模块的设计参数为(8640,8192,32),计算出了本文采用的BCH码最小多项式和生成多项式,设计了8位并行的BCH编码器。结合BCH译码器的数据流特点,采用了两级流水线的BCH译码器结构,设计了8位并行的BCH译码器。
　　然后,在分析NANDFlash操作时序的基础上设计了NANDFlash控制器的主控模块。给出了控制器的总体架构和模块划分,详细介绍了控制器的寄存器组,给出了主控逻辑的设计过程,并详细介绍了NANDFlash控制器读数据、写数据、块擦除等操作的实现方法。
　　最后,对BCH编译码模块和NANDFlash控制器进行了功能仿真,分析了仿真结果,并在12.5MHz的时钟频率下对所设计的NANDFlash控制器进行了FPGA验证,仿真验证结果表明所设计的控制器能够对NANDFlash进行正常的读数据、写数据、块擦除等操作,并能在每组1KB数据中不多于32比特错误时进行纠错。

目录

封面

声明

中文摘要

英文摘要

目录

1 绪论

1.1 课题背景和意义

1.2 NAND Flash存储器介绍

1.3常用纠错码分析

1.4 NAND Flash控制器研究现状

1.5 本文的主要内容及结构安排

2 BCH码和NAND Flash存储器的理论基础

2.1 有限域和线性分组码

2.2 BCH码

2.3 NAND Flash的存储架构和外部接口

2.4 NAND Flash的操作时序

2.5 本章小结

3 BCH编译码模块设计

3.1 BCH码参数设计

3.2 并行BCH编码器设计

3.3 并行BCH译码器设计

3.4 本章小节

4 NAND Flash控制器主控模块设计

4.1 NAND Flash控制器的总体架构

4.2 主控模块设计

4.3 控制器的主要操作

4.4本章小节

5 仿真验证与综合版图

5.1 功能仿真

5.2 FPGA验证

5.3 综合与版图

5.4 本章小结

6 总结与展望

6.1总结

6.2展望

致谢

参考文献