基于FPGA的AES算法优化与实现

摘要

随着当今社会已经发展至信息时代，人们在享受着信息时代的信息通信与交流的便利的同时，重要信息泄漏的风险也愈发严重，保障重要信息的安全也愈发重要。现代密码学的发展为应对这些问题带来了有效的办法，人们可以运用密码学中的加密算法，加密个人的重要的信息数据，进行主动而且有效的防护，从而减少重要信息泄漏的安全风险，保护公民的信息和财产安全。
　　本文基于FPGA对AES算法进行优化设计与实现，优化设计部分主要采用一种改进的更为完整的查找表方式，将轮单元中多个步骤合并为一组更加完整的查找表，实现并行查找以提高轮单元的实现速度，并采用双端口ROM结构实现查找表以提高FPGA上存储单元的利用率。进行完全展开的轮内三级内外混合流水线设计以提升数据吞吐量。添加适当的时序约束，利用综合工具做进一步的优化。运用Verilog HDL按照模块化思想进行设计，通过QuartusⅡ和ModelSim等软件对设计进行综合与仿真。硬件实现部分选取Cyclone V系列DE1-SoC开发板，经过Signal TapⅡ测试得出，设计在300MHz的时钟下能够稳定运行。添加UART串口通信等模块构建CTR工作模式的AES加/解密系统，经过串口调试助手的验证，系统实现了基于FPGA的AES算法加/解密功能。为与同类文献对比，运用ISE软件将本文设计的AES算法模块在Virtex-6上综合与时序分析，结果显示设计占用逻辑资源2252slices+244BRAM，最高频率可达470.998MHz，吞吐量可达60.29Gbps，在面积和效率方面具有较为明显的优势，可适用于需求小面积和高吞吐量的硬件实现场合。

目录

摘要

第1章 绪论

1．1 课题的研究背景及意义

1．2 国内外研究现状与发展趋势

1．3 论文的主要研究内容

第2章 AES算法

2．1 密码学

2．1．1 密码系统

2．1．2 分组密码

2．1．3 分组密码的工作模式

2．2 AES算法的数学基础

2．2．1 有限域

2．2．2 有限域上的运算

2．2．3 有限域上的多项式

2．3 AES算法

2．3．1 字节代换

2．3．2 行移位

2．3．3 列混合

2．3．4 子密钥加

2．3．5 密钥扩展

2．4 本章小结

第3章 基于FPGA的AES算法优化设计

3．1 查找表实现设计

3．1．1 查找表实现思路

3．1．2 部分查找表实现

3．1．3 改进的查找表实现

3．2 流水线设计

3．2．1 轮单元流水线设计

3．2．2 密钥扩展流水线设计

3．3 时序约束

3．3．1 时钟约束

3．3．2 输入输出约束

3．3．3 时序分析报告

3．4 本章小结

第4章 基于FPGA的AES算法仿真与综合

4．1 加密模块

4．1．1 顶层模块

4．1．2 One round模块

4．1．3 Final round模块

4．1．4 T模块

4．1．5 S盒模块

4．1．6 Key expand模块

4．2 设计指标对比分析

4．2．1 Cyclone V综合分析

4．2．2 Virtex-6综合分析

4．3 本章小结

第5章 整体测试与实现

5．1 在线逻辑分析仪测试

5．2 串行收发加侑翠密系统的构建

5．3 加侑翠密系统的测试与验证

5．3．1 生成密钥流测试

5．3．2 十六进制测试

5．3．3 字符串测试

5．4 本章小结

结论

参考文献

致谢

攻读硕士学位期间主持或参加的科研项目

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