采用功率门控技术的静态低功耗SRAM设计

摘要

随着SOC技术的发展，电池供电的便携式电子产品得到了广泛应用。便携式电子产品应用功能的日益增多，导致SRAM存储器所占的芯片面积越来越大。器件特征尺寸的减少，使得静态功耗在电路总功耗中所占比例越来越大，芯片功耗的大小直接影响到电池的使用时间，因此，研究 SRAM低功耗技术具有很强的现实意义。
　　本文首先分析了CMOS电路的功耗来源和SRAM存储器的工作原理，然后采用SMIC130nm工艺，设计出了一个上拉比q为2/3、下拉比r为3/2的六管SRAM存储单元，并以此为基础设计出了一个数据端口为16位的、常规8K位的SRAM存储器。
　　鉴于130nm工艺下SRAM静态功耗主要来源于亚阈值漏电，且存储器的I/O端口为16个，本设计将同一行中相邻的每16个单元组成一个块，采用行地址与列地址译码信号共同控制门控管的功率门控技术，对每个块都进行门控，存储器每进行一次读或者写操作，只开启相应地址的一个块，没被选中的块都处于休眠状态，以此来最大程度的降低SRAM的静态功耗。然后根据块，设计出一个数据端口为16位的、存储容量为8K位的静态低功耗SRAM存储器，并画出了一个SRAM存储单元和一个块的版图，通过了DRC和LVS验证。
　　为了验证设计功能的正确性并与常规8K位SRAM存储器进行静态功耗比较，分别用软件Nanosim和Hspice进行了仿真。仿真结果表明：在时钟频率为100MHZ下的数据访问时间约为0.99ns，存储器静态电流约为7.9μA，静态功耗约为9.5μW，相比常规设计下的8K位SRAM存储器，牺牲性能约为2％，面积增加约为6%，获得了42%的静态功耗节省。

目录

采用功率门控技术的静态低功耗SRAM 设计

DESIGN OF LOW STATIC POWER SRAM BYPOWER GATING

摘 要

Abstract

目 录

绪论

1.1 课题背景

1.2 CMOS电路的功耗来源

1.3 CMOS电路的低功耗技术

1.3.1 CMOS电路低功耗技术简述

1.3.2 功率门控技术

1.4 功率门控技术在SRAM中的应用

1.4.1 SRAM简介

1.4.2 SRAM功耗来源

1.4.3 采用功率门控技术的SRAM结构

1.5 本文主要研究内容及结构

第2章 SRAM存储阵列设计

2.1 标准六管SRAM单元设计

2.1.1 读写操作对六管SRAM存储单元的尺寸约束

2.1.2 六管SRAM单元晶体管的尺寸确定

2.2 六管SRAM存储单元噪声容限分析与仿真

2.2.1 六管SRAM单元噪声容限分析

2.2.2 六管SRAM单元噪声容限仿真

2.3 六管SRAM单元版图设计

2.4 低功耗SRAM存储阵列设计

2.4.1 六管SRAM单元数据保持电压的确定

2.4.2 功率门控管及数据保持管尺寸的确定

2.5 一个块的版图设计

2.6 本章小结

第3章 SRAM阵列外围电路设计

3.1 8k位SRAM整体电路

3.2 地址译码电路设计

3.3 灵敏放大器设计

3.4 控制电路设计

3.5 数据输入和读出电路

3.6 位线预充电路设计

3.7 列选电路设计

3.8 本章小结

第4章 整体SRAM电路仿真

4.1 SRAM单元仿真结果

4.2 SRAM整体电路仿真

4.3 本章小结

结 论

参考文献

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致 谢