低谐波失真多位ΣΔ加速度计接口电路设计

摘要

目前开关电容式微机械加速度计在国内外具有很高的研究价值，具有众多优点的电容式加速度计在军事和民用领域有很好的应用前景。加速度计采用ΣΔ调制器模块可以直接得到数字输出信号，由于谐波失真对系统信噪比影响很大，低谐波失真的加速度计能提高系统精度，多位量化技术能降低量化误差，减小量化噪声，所以本文从降低谐波失真和采用多位量化技术两方面出发，对ΣΔ电容式加速度计的进行设计。
　　本文在调研了加速度计国内外发展趋势后，对加速度计系统及其各模块的工作原理进行了分析。然后以机械噪声和接口电路噪声为加速度计系统主要噪声对电路噪声进行定量分析，并定量分析了电路中导致系统产生谐波失真的非线性来源。加速度计表头选择真空封装，明显改善机械噪声。接口电路噪声受开关电阻、运放和参考电压源影响较大，为减小运放噪声可以在设计运放时增加输入管跨导；在前级检测电路中加入CDS技术能对电路的1/f噪声和失调进行降低。对于系统非线性，优化系统参数提高环路增益能有效降低非线性。
　　本文设计的加速度计结构采用具有局部负反馈的前馈结构，提高了低频增益和线性度，系统中加入前置相位补偿器弥补由高品质因子的敏感结构和高阶系统引起的较大相移，保证系统稳定。用MATLAB对敏感结构与调制器构成的四阶加速度系统进行了建模，对多位量化、单位量化和考虑失配等情况进行仿真，通过功率谱密度有系统基底噪声约为-155dB，信噪比为128.9dB，有效位数为21.11bits。
　　通过系统级建模优化得到各参数后，在0.35μm CMOS工艺下，对各电路进行晶体管级设计，考虑到多位DAC中存在失配问题，利用Modelsim工具进行了数据加权平均技术算法的设计。最后在Cadence SpectreVerilog环境下进行系统整体的数模仿真。系统输出信噪比为104.3dB，有效位数为17bits，输出信号噪声小于-135dBV/Hz1/2，噪声密度约为178ng/Hz1/2，谐波失真小于-110dB。最后对模拟电路进行版图绘制，将模拟电路版图和DWA模块的数字版图合并成整体版图并实现了后仿，系统输出信噪比为102.6dB，有效位数为16bits，谐波失真小于-110dB。

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第1章 绪 论

1.1 课题背景与意义

1.2 国内外研究现状

1.3 主要研究内容

第2章 ΣΔ电容式加速度计工作原理

2.1 引言

2.2 敏感结构数学模型

2.3 前端信号检测原理

2.4 ΣΔ电容式加速度计工作原理

2.5ΣΔ调制器原理

2.6 本章小结

第3章 加速度计系统级分析及建模

3.1 引言

3.2 加速度计系统工作原理

3.3 敏感结构离散化分析

3.4 系统噪声分析

3.5 系统非线性分析

3.6 加速度计系统级设计

3.7 本章小结

第4章 ΣΔ微加速度计接口ASIC设计

4.1 引言

4.2 机械结构电学模型

4.3 接口电路设计

4.4 加速度计系统仿真

4.5 版图设计

4.6 本章小结

结论

参考文献

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