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摘 要
Abstract
目 录
Contents
第一章 绪论
1.1 课题研究背景
1.2 研究现状
1.3 论文研究内容及指标
1.4 论文的组织架构
第二章 锁相环频率综合器概述
2.1 引言
2.2 频率综合器简介
2.2.1 直接模拟频率综合器
2.2.2 锁相环频率综合器
2.2.3 直接数字式频率综合器
2.3.1 鉴频鉴相器（PFD）
2.3.2 电荷泵（CP）
2.3.3 环路滤波器（LPF）
2.3.4 压控振荡器（VCO）
2.3.5 分频器（FD）
2.4 电荷泵锁相环的线性模型及系统传递函数
第三章 分频器的原理与结构分析
3.1 引言
3.2 分频器概述
3.3 数字分频器
3.3.1 动态CMOS触发器
3.3.2 CMOS准静态触发器
3.3.3 真单相时钟触发器
3.3.4 源级耦合逻辑结构的触发器
3.4 模拟分频器
3.4.1 注入锁定分频器
3.4.2 参量分频器
3.4.3 再生式分频器
第四章 8-12GHz锁相环的多模分频器链的设计
4.1 引言
4.2 高速低功耗TSPC二分频器的设计
4.2.1 TSPC工作原理及基本架构
4.2.2 无比逻辑TSPC分频器的研究与分析
4.2.3 高速低功耗TSPC二分频器的电路设计
4.2.4 高速低功耗TSPC二分频器的尺寸设计
4.2.5 高速低功耗TSPC二分频器的版图绘制
4.2.6 高速低功耗TSPC二分频器的仿真结果
4.3 基于高速低功耗TSPC分频器的四/五预分频器的设计
4.3.1 传统四/五预分频器的设计
4.3.2 基于高速低功耗二分频器的四/五预分频器的设计
4.3.3 四/五预分频器的版图绘制
4.3.4 四/五预分频器的仿真结果
4.4二/三预分频器的设计
4.4.1 传统的二/三预分频器的设计
4.4.2 改进型二/三预分频器的电路设计
4.4.3 二/三预分频器版图绘制
4.4.4 二/三预分频器仿真结果
4.5 基于二/三预分频器的多模分频器的设计
4.5.1 多模分频器的设计
4.5.2 多模分频器版图绘制
4.5.3 多模分频器仿真结果
4.6.1 二分频器的设计
4.6.2 二分频器的版图绘制
4.6.3 二分频器的仿真结果
4.7 应用于8-12GHz锁相环的多模分频器链的整体设计
4.7.1 分频器链的整体设计
4.7.2 多模分频器链的版图绘制
4.7.3 多模分频器链的仿真结果
第五章 16-20GHz锁相环的注入锁定分频器的设计
5.1 引言
5.2.1 注入锁定分频器的类别
5.2.2传统环形振荡器ILFD的工作原理
5.3 高速超宽带注入锁定分频器的设计
5.4 注入锁定分频器的相位噪声分析
5.5 注入锁定分频器的版图绘制
5.6.1 自由振荡频率的仿真结果
5.6.2 锁定范围的仿真
5.6.3 注入锁定分频器的功耗仿真
总 结
参考文献
攻读学位期间发表专利
学位论文独创性声明
致 谢
