基于∑△调制的900MHz频率综合器设计

摘要

随着通信技术的快速发展，通信频谱越来越拥挤，为了使频率在通信工作时能充分利用所占用的通频带，需要高稳定度的工作频率。尽管许多晶振振荡器，比如石英晶体振荡器等，可以产生高精度的频率，但是由于其价格昂贵，而且体积比较大，因此在实践中人们通常采用其他技术来实现。基于锁相环的频率综合器是一种比较常用用的技术，它相比晶体振荡器具有价格便宜，体积更小而且频率的精度也可以比较高。
　　论文在对锁相环技术的发展历史和现状的研究基础上，从锁相环系统的工作原理入手，分析PLL的数学模型、稳定性以及噪声特性，本次设计是基于CSMC.35um标准CMOS工艺，设计的频率综合器最后能准确锁定在900MHz。
　　设计采用自顶向下的设计方法，首先根据PLL数学模型，相位噪声和四阶无源滤波器算法的分析，得出系统响应的环路和滤波器参数，再用VerilogAMS语言对选取的环路参数进行PLL系统级建模，以此来验证参数选取的正确性，最后根据系统建模所选取的环路参数对PLL进行晶体管级设计并仿真。
　　本论文采用Sigma-Delta调制小数分频的电荷泵锁相环设计，针对Sigma-Delta对有理数小数分频会产生小数杂散，论文使用m序列作为Sigma-Delta中的第二和第三级的输入，从而减小小数杂散的影响。VCO是PLL的核心模块，它影响着PLL的带外噪声，为了减小VCO的相位噪声，从公式出发，采用交叉耦合结构的延迟单元，降低相位噪声，输出频率范围达到761.4MHz～1.164GHz，相位噪声是-107.2dBc/Hz@600KHz。由于对CSMC.35um工艺而言普通的触发器结构的工作频率达不到900MHz，所以采用CML和TSPC两种快速触发器的结构来实现，分频器采用由2/3双模分频单元级联而成的多模分频器，其中2/3双模分频单元采用CML或者TSPC的结构搭建而成。
　　最后PLL仿真可知，锁定时间大约是70uS，输出相位噪声为-98dBc/Hz@600KHz。

目录

声明

摘要

第一章 绪论

1．1 选题背景

1．2 频率综合器的发展和研究意义

1．3 论文的工作与结构

第二章 锁相环频率综合器的原理

2．1 锁相环的环路组成

2．1．1 鉴频鉴相器

2．1．2 电荷泵

2．1．3 低通滤波器

2．1．4 压控振荡器

2．1．5 分频器和Sigma-DeIta调制器(SDM)

2．2 锁相环的环路分析

2．3 锁相环的相位噪声分析

2．4 本章小结

第三章 锁相环的系统建模

3．1 环路参数确定

3．2 Verilog-AMS的系统行为建模

3．2．1 数字电路的建模

3．2．2 模拟电路的建模

3．3 系统建模的整体仿真

3．4 本章小结

第四章 锁相环的电路设计与仿真

4．1 鉴频鉴相器设计

4．2 电荷泵的设计

4．3 滤波器设计

4．4 压控振荡器设计

4．4．1 振荡器概述

4．4．2 环型压控振荡器

4．5 分频器设计

4．5．1 快速触发器设计

4．5．2 可编程分频器设计

4．5．3 分频器仿真

4．6 锁相环整体电路仿真

4．7 本章小结

第五章 结论与展望

5．1 论文工作总结

5．2 项目展望

参考文献

致谢