用于超高速时间交织A/D转换器的时钟电路设计

摘要

随着信息技术的快速发展，大量军民产品对模数转换器的速度要求越来越高，对超高速模数转换器的需求越来越迫切，实现超高速的通用方法是采用时间交织技术。模数转换器包括采样保持、量化、编码、输出等电路，这些电路模块在时钟信号的控制下有序的工作，从而完成信号的转化，时钟电路的性能直接影响模数转换器的性能。因此，本文以超高速模数转换器为背景，重点对应用于超高速时间交织A/D转换器的时钟电路进行研究和设计。
　　超高速模数转换器中，输入时钟信号通常为正弦信号。输入时钟信号需经低噪放大器后转换为方波信号，转换输出的时钟信号占空比不能精确到50％，且存在大的时钟抖动，因此，本文设计一种基于全差分积分器的时钟稳定电路来调整时钟占空比并抑制输出时钟抖动。
　　时间交织A/D转换器中，通道间采样时刻的不匹配会引起杂散信号，从而降低时间交织A/D转换器的整体性能。本文提出了两种校准采样时刻误差的方式：一是通过主采样时钟控制产生无相位偏差的采样时钟信号，为了校准主采样时钟相位误差同时降低主采样时钟抖动，设计了主采样时钟相位自校准电路。另一种是通过SPI手动校准，电路设计中使用了4个完全相同的8位电流舵D/A转换器，每个D/A转换器独立控制一路采样时钟信号的延迟，实现4路采样时钟信号相位的独立调整。
　　采用0.18μm SiGe BiCMOS工艺对时钟电路进行了电路级和版图级设计，提取寄生参数后对电路进行了后仿真。仿真结果表明，时钟稳定电路可将输入频率为2GHz，占空比为20%~80%的输入方波信号调整后输出占空比为(50±1)%的时钟信号，并将输出时钟抖动抑制在250fs内；主采样时钟相位自校准电路可实现通道间采样时钟相位0.5ps精度15ps的调整范围；采样时钟相位手动校准电路可实现采样时钟相位-13.34ps~13.25ps的调整范围，调整精度约为104.3fs。本文设计的时钟稳定电路和采样时钟相位校准电路均满足8位4GSPS时间交织A/D转换器的设计指标，因此，本文设计的电路可用于8位4GSPS时间交织A/D转换器的时钟电路系统中。

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英文摘要

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1绪论

1.1 课题背景

1.2 研究目标及意义

1.3 论文内容与结构

2 时间交织A/D转换器的概述

2.1时间交织A/D转换器的工作原理

2.2 时间交织A/D转换器的失配分析

2.3 本章小结

3 时间交织A/D转换器中的时钟信号

3.1 A/D转换器中的时钟信号

3.2 低抖动、高性能时钟信号产生电路

3.3通道间采样时钟相位校准电路

3.4 本章小结

4 时间交织A/D转换器时钟电路的设计

4.1 时钟电路的结构

4.2 时钟稳定电路的设计

4.3 采样时钟相位自校准电路的设计

4.4 采样时钟相位手动校准电路的设计

4.5 本章总结

5版图设计及后仿真

5.1 版图的概述

5.2 版图设计技术

5.3 版图验证

5.4 时钟电路后仿真

5.5 本章总结

6总结与展望

6.1总结

6.2展望

致谢

参考文献

附录