嵌入式MPEG-4视频解码器研究

摘要

MPEG-4具备在各种带宽条件下处理多媒体的能力，解决了多媒体压缩存储和传输的问题，近年米迅速成为一种最通用的多媒体编码压缩方面的标准。实现嵌入式MPEG-4视频解码，要求硬件平台具有高性能、低功耗、高集成度等特点。FPGA(Field Programmable Gate Array，现场可编程门阵列)与SoPC(System on Programmable Chip，片上可编程系统)技术满足这一要求，研究基于FPGA或SoPC的MPEG-4视频解码具有一定的理论价值和实际意义。 本文主要研究了如何在便携式、低功耗的SoPC应用平台进行MPEG-4视频解码的应用与开发，选用XILINX ML310平台来实现MPEG-4视频解码功能。论文针对MPEG-4标准提出了一种结合软硬件平台实现的视频解码系统结构，该结构以32位PowerPC405硬核为核心实现MPEG-4视频解码部分，用FPGA实现LCD的驱动部分，这两部分用opb/plb总线相连。系统运行过程中，BRAM充当视频解码和视频播放两个部分的数据中转站，即PowerPC405将解码的数据通过opb/plb存储于FPGA中的BRAM中，LCD的驱动部分从BRAM中读取视频数据，并将视频数据送LCD显示。通过对软硬件的优化和配置，该视频解码系统对分辨率为320×240的符合MPEG-4 SP的视频可以以17帧/秒的帧率进行播放。用各种AVI格式的MPEG-4 SP测试序列，都得到了良好的主观图像质量。

目录

文摘

英文文摘

声明

第一章绪论

1.1问题引入及研究意义

1.2视频压缩标准简介

1.2.1 H.261、H.263与H.263+

1.2.2 MPEG-1与MPEG-2

1.2.3 MPEG-4

1.2.4 MPEG-7与MPEG-21

1.3 SoPC发展状况

1.4论文的新意

1.5论文内容和论文结构

第二章Virtex-Ⅱ Pro FPGA

2.1 ML310开发板结构

2.2 Virtex-Ⅱ Pro FPGA的结构及特点

2.2.1 CLB

2.2.2 IOB

2.2.3 DCM

2.2.4 BlockRAM

2.2.5 18×18乘法器

2.2.6 SelectIO

2.2.7 RocketIO

2.3 PowerPC处理器简介

2.4 CoreConnectTM总线结构

2.5本章小结

第三章SoPC开发流程与开发工具简介

3.1 FPGA开发流程及ISE开发工具

3.1.1 FPGA的开发流程

3.1.2 ISE开发工具

3.2 Xilinx SoPC开发流程及开发工具

3.2.1 SoPC开发流程

3.2.2 SoPC开发工具

3.3其他工具

3.4本章小结

第四章IP核设计及验证

4.1用户IP核的结构层次与实现方法

4.1.1用户IP核的结构层次

4.1.2用户IP核的实现方法

4.2视频播放接口实现

4.3 LCD IP核在ISE中的实现与验证

4.3.1图像的存储及访问

4.3.2 LCD IP核的实现

4.3.3 LCD IP核验证

4.3.4显示效果

4.4定制IP在EDK中的使用

4.4.1 LCD IP核到PLB总线的挂接

4.4.2 TFT LCD IP核的使用

4.5本章小结

第五章解码系统的实现

5.1硬件系统

5.2软件系统

5.2.1 MPEG-4 SP在PowerPC上的实现

5.2.2 ML310上MPEG-4 SP的优化

5.3 PowerPC解码与LCD播放的同步

5.4 YCrCb转化为RGB

5.5系统地址分配

5.6实验过程及结果统计

5.6.1优化参数设置

5.6.2实验运行过程

5.6.3视频解码效果分析

5.7本章小结

第六章总结和展望

6.1论文总结

6.2今后的工作及展望

参考文献

致谢

研究生期间发表的论文