基于FPGA的连续存储系统实现

摘要

随着信息技术的发展，通讯、雷达等领域对高速、大容量数据实时存储提出了更高的要求。在控制系统中，高速数据获取常用到数据缓冲存储器，其原因是微控制器及常规总线难以及时地处理现场高速输出的数据流。在海量连续数据存储板的控制系统中，采用集成度高、功耗低、可靠性高、处理能力强的动态同步随机存储器SDRAM，是最好的选择。但是，与速度快、控制简单的SRAM相比，SDRAM存储有复杂的时序要求，需要定时刷新，为此，必须设计SDRAM控制器。为了降低系统成本，采用FPGA技术，并使用Vefilog语言设计和实现控制器。 本论文简要介绍了发展高速数据采集及存储系统的必要性和重大意义，存储体发展现状，以及任务研究的通用存储扩展模块的应用范围和概况介绍；针对SDRAM的固有内部特性，设计了乒乓存储方案和内存交错存储方案，解决了定时刷新与数据读写的矛盾，以及预充电与数据读写的矛盾，从而满足了高速连续数据流不间断存储的要求；结合实际系统设计，设计了使用大规模集成电路FPGA实现的硬件接口电路，并且分析了操作SDRAM时的状态转移过程；用verilog语言实现了连续存储的控制器的模块设计，使SDRAM对计算机用户端操作透明；最后测试了系统存储板的性能参数，说明了海量连续数据存储板的广阔应用前景，并且给出了系统的不足之处。 整个论文的工作完成了控制系统中的硬件设计和程序编制调试，为以后开发和实现控制系统的高速数据获取提供了一个原形。

目录

文摘

英文文摘

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第一章绪论

1.1大容量实时存储器的发展概况

1.2课题的意义

1.3论文的主要工作

第二章论文相关的基本概念

2.1 FPGA的原理和结构

2.1.1基本结构

2.1.2 Cyclone系列器件以及EP1C6的具体特性

2.2用Verilog语言编写的FPGA的风格

2.2.1 Verilog语言简介

2.2.2基本结构

2.2.3如何用verilog描述可综合的状态机

2.2.4编写FPGA的流程

2.3 SDRAM结构简介

2.3.1 SDRAM原理概述

2.3.216Meg*16SDRAM的功能块框图

2.3.3初始化

2.3.4 SDRAM存储中的重要概念

2.3.5 SDRAM相关命令的含义

2.4 FIFO电路概述

第三章连续数据存储板的系统实现

3.1系统背景及平台介绍

3.2关键问题及方案

3.2.1需要解决的问题

3.2.2解决方案

3.3硬件部分描述

3.3.1框图概况

3.3.2通道内部框图

3.4模块组成及逻辑图

3.4.1顶层概况以及主状态机

3.4.2管脚定义

3.4.3初始化模块INIT

3.4.4主状态机模块FSM

3.4.5进入空闲状态模块GOTO_IDLE

3.4.6退出空闲状态模块EXIT_IDLE

3.4.7控制模块CONTROL

3.4.8数据通道

第四章时序分析及仿真波形

4.1时序分析及仿真波形

4.1.1初始化时序

4.1.2空闲状态时序

4.1.3数据流连续写时序

4.1.4 CPU连续写数据仿真时序

4.1.5 CPU连续读数据仿真时序

4.1.6总时序

4.2小节

第五章总结与展望

5.1总结

5.2展望

参考文献

致谢