Fac. of Inf. Technol., Brno Univ. of Technol., Brno, Czech Republic;
FPGA; architecture; duplex; fault tolerant; on-line checker; partial reconfiguration; triple modular redundancy;
机译:动态部分<?显示[AQ =“ID =”Q1“”?>基于FPGA的容错FFT处理器重新配置方案
机译:基于运行时部分重配置的FPGA嵌入式处理器的容错方法
机译:动态局部重配置设计流程,用于减轻FPGA中的永久性故障
机译:基于FPGA中部分动态重配置的现代容错架构
机译:具有部分动态重新配置的平台FPGA的应用程序映射。
机译:叙事理解过程中默认模式网络的动态重新配置
机译:TMR和部分动态重配置可减轻FPGA中的SEU故障
机译:用于自适应计算系统(aCs)中容错(FT)应用的现场可编程门阵列(FpGa)的在线测试和重新配置