JCap, LLC, USA;
JCap, LLC, USA;
TU Darmstadt, Germany;
TU Darmstadt, Germany;
Université Paris-Sud, France;
Technische Hochschule Mittelhessen, Germany;
Schottky barriers; Thermionic emission; Mathematical model; Tunneling; MOSFET; Electrodes; Iron;
机译:在SOI上模拟20nm肖特基势垒MOSFET的仿真:势垒降低的影响
机译:通过降低肖特基势垒高度来改善具有应变硅沟道的肖特基势垒源极/漏极MOSFET的可驱动性
机译:使用performance限制结构对高性能n型MOSFET有效降低硅化镍/ p-Si(100)的肖特基势垒
机译:肖特基屏障MOSFET中屏障降低的仿真框架
机译:肖特基势垒MOSFET中的电传输。
机译:具有高k La2O3 / ZrO2栅极电介质的肖特基势垒SOI-MOSFET
机译:具有低有效肖特基势垒的高性能肖特基势垒SOI-MOSFET的建模和制造