CCSL, Computer Science Department, University College Cork, Ireland;
机译:使用VHDL的FIR和IIR滤波器组合流水线和并行处理架构的设计和实现
机译:基于Verilog / VHDL的FPGA中可综合的32位四级流水线RISC处理器的设计与实现
机译:利用内存优化技术在VHDL中实现32点FFT处理器内核
机译:对EPON的ONU自动发现过程的VHDL实现
机译:使用Cyclone II FPGA技术的VHDL中非流水线和流水线实现的DES和TDES性能评估
机译:基于PWL功能的多涡旋混沌振荡器的FPGA实现的VHDL描述
机译:onu自动发现过程PISA架构的设计空间探索
机译:VHDL和mINT VHDL仿真工具简介,考虑了信号处理的适用性