M.Tech final year, (VLSI), ECE Dept PESIT, Bangalore, India;
Compatible controller; DDR; DDR2 SDRAM;
机译:具有双时钟输入锁存方案和混合多氧化物输出缓冲器的1.8V 800Mb / s / pin DDR2和2.5V 400Mb / s / pin DDR1兼容设计的1Gb SDRAM
机译:可重构平台上用于音频数据的DDR2 SDRAM控制器的设计与实现
机译:基于商用FPGA的评估板用于DDR2和DDR3 SDRAM的单事件测试
机译:DDR / DDR2 SDRAM兼容控制器的创新设计
机译:动态系统测试平台以促进控制器和估计设计及其在新古典控制器的应用
机译:通过跨学科医疗技术设计计划来应对培训新一代临床医生创新者的挑战:
机译:基于FPGA的图像实时处理DDR2 SDRAM控制器的设计与实现