机译:标准0.6- / spl mu / m CMOS工艺的宇宙线软错误率表征
机译:TiSi / sub 2 /预非晶化注入在0.20 / spl mu / m CMOS工艺中引起的晶体管截止状态漏电流
机译:设计硬度方法适用于0.15 / spl mu / m的全耗尽CMOS / SOI数字逻辑器件,具有增强的SEU / SET抗扰性
机译:采用堆叠交叉耦合的新型0.20 / spl mu / m全CMOS SRAM单元,具有增强的软错误抗扰性
机译:建模和缓解纳米级SRAM中的软错误。
机译:28 nm CMOS LC振荡器电路拓扑中的相位噪声的比较分析:HartleyColpitts和共源交叉耦合差分对
机译:电源电压对双阱和三阱28 nm CMOS SRAM多单元翻转软错误敏感性的影响