Parallel-Prefix Adder; Verilog Hardware Descriptive Language (HDL); Hybrid Parallel-Prefix Adder (HPA); Ling's Algorithm; Carry Select Adder (CSEA);
机译:采用混合CMOS逻辑样式的用于深亚微米设计的稳健,节能全加器设计
机译:采用混合CMOS逻辑样式的用于深亚微米设计的稳健,节能全加器设计
机译:使用QCA技术的高效设计和实施强大的共面交叉和多层混合全加法器 - 减法器
机译:使用0.18micron CMOS技术在标准细胞库中有效混合并行前缀灵加法的设计与实现
机译:FPGA结构和性能测量,用于快速高效的Parallel-Prefix模2('n)-1加法器。
机译:用于空间光通信的CMOS光脉冲接收器单元阵列的设计与实现
机译:使用混合PTL / CMOS逻辑设计高性能和功率高效16位方形根部携带选择加法器