共振型ゲート駆動回路のサージ電圧抑制に関する比較検討

摘要

近年の半導体技術向上により，パワーデバイス（主素子）のスイッチング周波数が向上している。スイッチング周波数を向上させると，インダクタなどの受動部品が小型化できる。しかし，スイッチング頻度の増加により，ゲート駆動回路の損失も増加するという問題が生じる。そこで，損失低減を目的とした多くのゲート駆動回路が提案されている(1)。共振型ゲート駆動回路は，出力部のインダクタLGと主素子の入力容量の直列共振によって駆動する回路方式であり，ゲート抵抗の削減により駆動損失が低減できるため，多くの研究がなされている。共振型ゲート駆動回路はゲート抵抗がないためダンピングが弱く，ゲートにサージ電圧が発生する場合があり，素子を破壊する恐れがある。従来の抵抗ゲート駆動回路では，ゲート容量を増加する手法が有効とされている(2)。そこで本論文では，この手法を共振型ゲート駆動回路に適用した場合の実験検証を行う。