Benes; Parallel Algorithm; Hardware; RTL; Implementation; Synthesis;
机译:平行交换机设定算法的硬件设计为Benes网络
机译:Benes-Clos网络中的并行路由算法
机译:O(log_2N)时间内建立Benes网络的部分异步并行处理元素的设计
机译:建立Benes网络的并行算法的硬件实现
机译:Benes / Clos片上互连网络的设计和实现。
机译:逆向调控基因网络的多重回归(NIR)算法网络识别的并行实现。
机译:快速和硬件高效并行处理元件的设计与实现,以在Beneš网络中设置完整和部分排列
机译:图像处理算法的并行异步硬件实现