Floating-point addition; IEEE rounding; On-line arithmetic;
机译:使用FPGA IEEE-754-2008 Decimal64浮点数的算术单元实现
机译:使用FPGA IEEE-754-2008 Decimal64浮点数的算术单元实现
机译:FPGA的可配置多模嵌入式浮点单元
机译:用于FPGA的线上IEEE浮点加入单元的设计
机译:使用泰勒级数展开算法的浮点单元设计。
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:设计用于FpGa的在线IEEE浮点加法单元