data compression; system-on-chip; integrated circuit testing; logic testing; automatic test pattern generation; instruction sets; data reduction; heterogeneous compression; multilevel compression; systems-on-chip; test compression; low hardware overhead; low decompression time; architectural customization; decompression functionality partitioning; hardware overhead reduction; industrial media processing SoC; test data volume reduction;
机译:使用异构和多级压缩技术降低片上系统的测试量
机译:通过链重排序和测试压缩技术降低测试功率,数量和路由成本
机译:预测测试数据量压缩的预测技术
机译:异构和多级压缩技术,可降低片上系统的测试体积
机译:降低制造测试成本的技术:测试模式选择,测试压缩和测试计划
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机译:使用无损数据压缩技术减少ECAL数据量