Verilog-HDL によるRISC-V 5 段パイプラインプロセッサの設計

摘要

近年，オープンな命令セットアーキテクチャとしてRISC-V が注目を集めており，様々な実装のRISC-V プロセッサが公開されている．このオープンであるという特徴から，今後より一層，RISC-V プロセッサを利用したシステムの研究や開発が行われていくと予想される．我々は，FPGA 上で高性能データ並列処理を実現するソフトコアプロセッサによって，FPGA を利用したシステム開発の短期間化を目指した研究を行っているが，そのためのプロセッサコアとして，前述したRISC-V を用いることを検討している．本研究において，単純な5 ステージパイプラインを持ち，Verilog-HDL で記述されたプロセッサコアを求めているが，我々の知る範囲ではそのようなオープンソース実装は存在しなかった．そこで，上記の要求を満たすプロセッサを我々は開発する．