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【24h】

A 70 dB SNDR 200 MS/s 2.3 mW dynamic pipelined SAR ADC in 28nm digital CMOS

机译：采用28nm数字CMOS的70 dB SNDR 200 MS / s 2.3 mW动态流水线SAR ADC

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We present a 200 MS/s 2x interleaved 14 bit pipelined SAR ADC in 28nm digital CMOS. The ADC uses a new residue amplifier for low noise at low power, and incorporates interleaved channel time-constant calibration. The ADC achieves a peak SNDR of 70.7 dB at 200 MS/s while consuming 2.3 mW from an 0.9 V supply.

机译：我们提出了一种在28nm数字CMOS中的200 MS / s 2x交错14位流水线SAR ADC。 ADC使用新的残差放大器来降低低功耗噪声，并结合了交错的通道时间常数校准。 ADC在200 MS / s的速度下达到SNDR的峰值为70.7 dB，而从0.9 V电源消耗的功耗为2.3 mW。

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来源
《Symposium on VLSI Circuits》|2014年|1-2|共2页
会议地点
作者
Verbruggen Bob; Deguchi Kazuaki; Malki Badr; Craninckx Jan;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类
关键词
CMOS integrated circuits; Calibration; Capacitors; Frequency measurement; Gain; Noise; Switches;

机译：CMOS集成电路;校准;电容器;频率测量;获得;噪声;开关;
入库时间 2022-08-26 14:59:02

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