デバイスシミュレーションによる3次元パワーSoC向けESD保護素子の検討

摘要

近年、LSIやパワー半導体、コンデンサやインダクタなどの受動部品を1チップに搭載したパワーSoC(supply on chip)が多くの研究者の注目を集めている。パワーSoCは電気エネルギーの有効利用、コストの削減、省スペース化、マイクロコントローラュニットやFPGA(field programmable gate array)の省エネや安定動作が可能といった利点がある。電源の体積を小さくするためにはコンデンサやインダクタ等のパッシブ部品を小さくすることが有効である。パッシブ部品を小さくするためには高周波で動作させることが有効であり、高周波動作の観点からSOI構造が注目されている。しかし、SOI構造ではSiO_2の熱伝導率が小さいためESD(Electro static discharge)保護能力が低下する問題がある。このため優れた放熱性と絶縁性を有するダイヤモンド薄膜を埋め込み絶縁膜に用いたSOD(Silicon on Diamond)構造がESD性能の改善を期待できる。