3D integrated circuits; Through Silicon Via; Wrapper chain; test access mechanism;
机译:基于TSV 3D SoC的测试包装长度和TSV的共同优化
机译:基于TSV的3D SOC的测试包装优化
机译:一种用于测试基于嵌入式内核的SOC的新型可重构包装器及其关联的调度算法
机译:使用基于TSV的3D SoC优化嵌入式核心的测试包装
机译:基于TSV的3D堆叠式IC的测试设计和测试优化技术。
机译:基于胶原凝胶小滴包埋的3D培养方法的新型化学疗法敏感性测试系统
机译:基于嵌入式核的soC测试的可重构访问包装设计