基于嵌入式内核SOC IDDQ可测试设计方法

摘要

由于电路门数增大和晶体管亚阈值电流升高,导致电路的静态漏电流不断升高,深亚微米工艺SOC(系统芯片)IC在IDDQ测试的实现方面存在巨大挑战.虽然减小深亚微米工艺亚阈值漏电开发了许多方法,如衬底偏置和低温测试,但是没有解决因为SOC设计的规模增大引起漏电升高的问题.首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念.然后制定了一系列适合于SOC的IDDQ可测试设计规则.最后提出了一种通过JTAG指令寄存器控制各个内核电源的SOC IDDQ可测试设计方法.