CMOS integrated circuits; integrated circuit testing; microprocessor chips; statistical analysis; fault diagnosis; low-power electronics; delay fault testing; nanoscale CMOS circuits; microprocessors; forward body bias; leakage power reduction; adaptive body biasing design; test cost minimisation; statistical analysis; test quality; process variation; dual V/sub th/ technology; benchmark circuits; 100 nm;
机译:体偏置对100 nm以下CMOS电路延迟故障测试的影响
机译:体偏置对100nm以下CMOS电路延迟故障测试的影响
机译:用于I / sub DDQ /测试CMOS电路中的桥接故障的测试生成
机译:体偏压对纳米CMOS电路延时故障测试的影响
机译:测试生成和评估CMOS VLSI电路中的桥接故障。
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:CmOs VLsI电路中桥接故障电流测试的测试生成