机译:使用三层镶嵌布线设计概念提高芯片级性能,可产生0.13μmCMOS以上
机译:使用用于45纳米CMOS生成的ASIS(专用互连结构)布线设计概念实现芯片级性能最大化
机译:在0.35-0.13 / spl mu / m技术的窄通道CMOS器件中,通道长度对通道宽度的依赖性
机译:使用三层镶嵌布线设计概念为0.13 / SPL MU / M CMOS器件的芯片级性能改进
机译:CMOS技术中的双极性器件表征和设计,用于设计高性能低成本BiCMOS模拟集成电路
机译:高k和更稳定的稀土氧化物作为先进CMOS器件的栅极电介质的设计
机译:24-GeV质子辐照对0.13μmCMOS器件的影响